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參數(shù)資料
| 型號(hào)： | S1C38000B0A0100 |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, RISC MICROCONTROLLER, BGA239 |
| 封裝： | CFLGA-239 |
| 文件頁數(shù)： | 50/281頁 |
| 文件大小： | 1309K |
| 代理商： | S1C38000B0A0100 |
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15 LCD CONTROLLER
S1C38000 TECHNICAL MANUAL
EPSON
129
bits 9–0
Vertical Display Period Start Position Bits [9:0]
These bits specify the Vertical Display Period Start Position for TFT and HR-TFT
panels in 1 line resolution.
Notes: For passive LCD panels these bits must be set to 00h.
This register must be programmed such that the following formula is valid.
VDPS + VDP < VT
See Section 6.9, “Display Interface” on page 60.
bit 23
FPFRAME Pulse Polarity
This bit selects the polarity of the vertical sync signal. For passive panels, this bit must
be set to 1. For TFT panels, this bit is set according to the horizontal sync signal of the
panel (typically FPFRAME or SPS).
0
The vertical sync signal is active low.
1
The vertical sync signal is active high.
bits 18–16 FPFRAME Pulse Width Bits [2:0]
These bits specify the width of the panel vertical sync signal, in 1 line resolution. The
vertical sync signal is typically FPFRAME, SPS or DY, depending on the panel type.
FPFRAME Pulse Width in number of lines = (LCD[3Ch] bits [18:16]) + 1
Note: See Section 6.9, “Display Interface” on page 60.
bits 9–0
FPFRAME Pulse Start Position Bits [9:0]
These bits specify the start position of the vertical sync signal, in 1 line resolution for
TFT and HR-TFT panels.
Notes: For STN panels these bits must be set to 0.
See Section 6.9, “Display Interface” on page 60.
bits 16–0
Main Window Display Start Address Bits [16:0]
These bits form the 17-bit address for the starting double-word of the LCD image in the
display buffer for the main window.
Note that this is a double-word (32-bit) address. An entry of 00000h into these registers
represents the first double-word of display memory, an entry of 00001h represents the
second double-word of the display memory, and so on.
Vertical Display Period Start Position Register
LCD[38h]
Default = 0000 0000h
Read/Write
n/a
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
n/a
Vertical Display Period Start Position
15
14
13
12
11
10
9876543210
FPFRAME Register
LCD[3Ch]
Default = 0000 0000h
Read/Write
n/a
FPFRAME
Polarity
n/a
FPFRAME Pulse Width
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
n/a
FPFRAME Pulse Start Position
15
14
13
12
11
10
9876543210
Main Window Display Start Address Register
LCD[40h]
Default = 0000 0000h
Read/Write
n/a
bit 16
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
Main Window Display Start Address
15
14
13
12
11
10
9876543210
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PDF描述 |
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