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參數(shù)資料
| 型號： | S1C38000B0A0100 |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, RISC MICROCONTROLLER, BGA239 |
| 封裝： | CFLGA-239 |
| 文件頁數(shù)： | 56/281頁 |
| 文件大小： | 1309K |
| 代理商： | S1C38000B0A0100 |
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15 LCD CONTROLLER
S1C38000 TECHNICAL MANUAL
EPSON
135
bit 1
LGPO1 Pin Output Status
When a HR-TFT panel is not selected (LCD[0Ch] bits [1:0]
≠ 10b) and a 1 is written to
this bit, the LGPO1 pin is driven high.
When a HR-TFT panel is not selected (LCD[0Ch] bits [1:0]
≠ 10b) and a 0 is written to
this bit, the LGPO1 pin is driven low.
When a HR-TFT panel is selected (LCD[0Ch] bits [1:0] = 10b) this bit has no effect.
bit 0
LGPO0 Pin Output Status
When a HR-TFT panel is not selected (LCD[0Ch] bits [1:0]
≠ 10b) and a 1 is written to
this bit, the LGPO0 pin is driven high.
When a HR-TFT panel is not selected (LCD[0Ch] bits [1:0]
≠ 10b) and a 0 is written to
this bit, the LGPO0 pin is driven low.
When a HR-TFT panel is selected (LCD[0Ch] bits [1:0] = 10b) this bit has no effect.
15.6.8 Pulse Width Modulation (PWM) Clock and Contrast Voltage (CV)
Pulse Configuration Registers
Figure 15-4 PWM Clock/CV Pulse Block Diagram
Note: For further information on PWMCLK, see Section 15.4.2, “LCDC PWMCLK” on page 120.
PWM Clock
Divider
PWM Duty Cycle
Modulation
to PWMOUT
PWMCLK
Divided
Clock
Clock Source / 2 m
m = PWM Clock Divide Select Value
Duty = n / 256
n = PWM Clock Duty Cycle
frequency =
Clock Source / (2m
× 256)
CV Pulse Burst
Generation
y-pulse Burst
PWM Clock Force High
frequency =
Clock Source / (2x
× 2)
CV Pulse
Divider
Divided
Clock
Clock Source / 2 x
x = CV Pulse Divide Select Value
y = Burst Length Value
to CVOUT
CV Pulse Force High
PWM Clock Enable
CV Pulse Enable
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