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參數資料
| 型號： | S1C38000B0A0100 |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, RISC MICROCONTROLLER, BGA239 |
| 封裝： | CFLGA-239 |
| 文件頁數： | 16/281頁 |
| 文件大小： | 1309K |
| 代理商： | S1C38000B0A0100 |
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11 POWER MANAGER
98
EPSON
S1C38000 TECHNICAL MANUAL
11 Power Manager
11.1 Overview
The Power Manager serves several functions. One function is to control the source and frequency of
the various internal clocks of the S1C38000. Other functions of the Power Manager are to manage
the power down modes of the S1C38000, and to generate the internal system reset based on the
RESET# input pin or the watchdog timer reset signal.
11.2 PLL Configuration
The S1C38000 has two internal PLL’s, one of which requires a 32.768 kHz reference clock source.
The other PLL is optional and requires a 6 MHz reference clock source. Both PLL’s are designed to
use crystal inputs for the reference clock.
The 32.768 kHz PLL (PLLA) has one output clock (POUTA) which has a default multiplier value at
reset to generate a 48 MHz clock. POUTA may be used to generate the pixel clock to the LCDC
where a flexible pixel clock rate may be needed.
The 6 MHz PLL (PLLB) is optional and provides the USB and FIR modules with a very accurate 48
MHz clock.
Table 11-1 describes the various possible PLL output clock frequencies.
11.3 Internal Clocks
There are six main internal clocks in the S1C38000:
BUSCLK - Bus clock for the AHB/APB bus. BUSCLK is also used as the CPU clock for the
ARM720T in synchronous CPU mode.
CPUCLK - CPU clock for the ARM720T in asynchronous CPU mode. CPUCLK is not used in
synchronous CPU mode.
The MD1 System Configuration pin allows the ARM720T to run in a synchronous CPU mode or
an asynchronous CPU mode. Synchronous CPU mode is when the CPU and the system bus are
running from the same clock source. Asynchronous CPU mode is when the CPU is running at a
higher frequency than the system bus. MD2 specifies the clock frequency for the CPU in this
mode.
RTCLK - Clock source for the Real Time Clock module and for other modules where a slow
clock is required for certain functions (i.e., SDRAM refresh). RTCLK should always be 32.768
kHz under normal operation.
USBCLK - Clock source for the USB module. USBCLK should always be 48 MHz under normal
operation.
LCDCLK - Clock source for the LCDC pixel clock.
UARTCLK - 24 MHz clock source for the UARTs and Timers.
Figure 11-1 shows the routing paths for all six internal clocks. Note that some routing paths are used
for test mode only and are never used for normal operation.
Table 11-1 PLL Output Clocks Configuration
PLL
Reference Clock
Frequency
PLL Multiplier
Value
PLL VCO
Clock
PLL Output Clocks
PLLA
32.768 kHz
x 2930
POUTA x 2
POUTA = 48.00512 MHz
PLLB
6 MHz
x 8
POUTB x 2
POUTB = 48 MHz
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