參數(shù)資料
型號(hào)： S1C38000B0A0100
元件分類： 微控制器/微處理器
英文描述： 32-BIT, RISC MICROCONTROLLER, BGA239
封裝： CFLGA-239
文件頁(yè)數(shù)： 148/281頁(yè)
文件大小： 1309K
代理商： S1C38000B0A0100
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23 SERIAL PERIPHERAL INTERFACE 2
S1C38000 TECHNICAL MANUAL
EPSON
217
bit 9
Serial Clock Phase Select (CPHA)
This bit selects one of two different transfer formats for the SPI2 interface (see Section
23.4, “Data Transfer Format” on page 215).
When this bit equals 0, SCLK2 is set for idle low polarity.
When this bit equals 1, SCLK2 is set for idle high polarity
bit 8
Serial Clock Polarity Select (CPOL)
0
Active high clock is selected for SCLK2; Serial clock idles low.
1
Active low clock is selected for SCLK2; Serial clock idles high.
bits 6–4
Master Clock Bit Rate Select (MCBR) Bits [2:0]
The following table shows the relationship between the MCBR bits and the bit rate for
SPI2 transfers. The MCBR bits have no effect when the 32.768 kHz clock is selected for
the SPI2 master clock.
Note: These bits have no effect when real time clock is selected (SPI2[08h] bit 3 = 1).
bit 3
CLK Select
Master Clock Source Select.
0
The bus clock is selected for the SPI2 Master Clock.
1
The real time clock (32.768 kHz) is selected for the SPI2 Master Clock.
bit 0
SPI2 System Enable
0
SPI2 system is off.
1
SPI2 system is on.
Note: The SPI2 system should be disabled when programming the SPI2 registers.
bits 15–0
Wait Bits [15:0]
These bits specify the number of SPI2 serial clocks inserted between data transactions
((SPI2[10h] + 1) x SCLK Period). Where:
0000h = 1 clock
0001h = 2 clocks
0002h = 3 clocks
...
FFFFh = 65536 clocks
Table 23-3 SPI2 Master Clock Bit Rate Select
MCBR Bits [2:0]
Master Clock Divided By
000
4
001
8
010
16
011
32
100
64
101
128
110
256
111
512
SPI2 Wait Register
SPI2[10h]
Write Only
n/a
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
Wait
15
14
13
12
11
10
9876543210
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