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參數(shù)資料
| 型號(hào)： | S1C38000B0A0100 |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, RISC MICROCONTROLLER, BGA239 |
| 封裝： | CFLGA-239 |
| 文件頁數(shù)： | 255/281頁 |
| 文件大小： | 1309K |
| 代理商： | S1C38000B0A0100 |
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6 A.C. CHARACTERISTICS
S1C38000 TECHNICAL MANUAL
EPSON
61
6.9.1 Generic STN Panel Timing
Figure 6-34 Generic STN Panel Timing
VT
= Vertical Total
= [(LCD[30h] bits [9:0]) + 1] lines
VPS
= FPFRAME Pulse Start Position
= 0 lines, because LCD[2Ch] bits [9:0] = 0
VPW
= FPFRAME Pulse Width
= [(LCD[3Ch] bits [18:16]) + 1] lines
VDPS = Vertical Display Period Start Position
= 0 lines, because LCD[38h] bits [9:0] = 0
VDP
= Vertical Display Period
= [(LCD[34h] bits [9:0]) + 1] lines
HT
= Horizontal Total
= [((LCD[20h] bits [6:0]) + 1) x 8] pixels
HPS
= FPLINE Pulse Start Position
= [(LCD[2Ch] bits [9:0]) + 1] pixels
HPW = FPLINE Pulse Width
= [(LCD[2Ch] bits [22:16]) + 1] pixels
HDPS = Horizontal Display Period Start Position = 22 pixels, because LCD[28h] bits [9:0] = 0
HDP
= Horizontal Display Period
= [((LCD[24h] bits [6:0]) + 1) x 8] pixels
For passive panels, the HDP must be a minimum of 32 pixels and must be increased by multiples of 16.
HPS must comply with the following formula:
HPS > HDP + 22
HPS + HPW < HT
Panel Type Bits (LCD[0Ch] bits [1:0]) = 00b (STN)
FPFRAME Pulse Polarity Bit (LCD[3Ch] bit 23) = 1 (active high)
FPLINE Polarity Bit (LCD[2Ch] bit 23) = 1 (active high)
MOD1 is the MOD signal when LCD[0Ch] bits [22:16] = 0 (MOD toggles every FPFRAME)
MOD2 is the MOD signal when LCD[0Ch] bits [22:16] = n (MOD toggles every n FPLINE)
FPFRAME
VT (= 1 Frame)
MOD1(DRDY)
FPLINE
MOD2(DRDY)
FPLINE
VDP
VPW
HT (= 1 Line)
HDPS
FPDAT[17:0]
1PCLK
FPSHIFT
HPW
HPS
HDP
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