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參數資料
| 型號： | S1C38000B0A0100 |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, RISC MICROCONTROLLER, BGA239 |
| 封裝： | CFLGA-239 |
| 文件頁數： | 177/281頁 |
| 文件大小： | 1309K |
| 代理商： | S1C38000B0A0100 |
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26 USB
244
EPSON
S1C38000 TECHNICAL MANUAL
bit 1
Transmit FIFO Almost Empty Interrupt Enable
When set, this bit enables a local interrupt to be generated when the Transmit FIFO
Almost Empty status bit is set.
Note: The Transmit FIFO Almost Empty threshold must be set greater than zero in order to
cause an interrupt, as the FIFO count must drop below the threshold to cause an
interrupt.
bit 0
Receive FIFO Almost Full Interrupt Enable
When set, this bit enables a local interrupt to be generated when the Receive FIFO
Almost Full status bit is set.
Note: The Receive FIFO Almost Full threshold must be set less than 64 in order to cause an
interrupt, as the FIFO count must rise above the threshold to cause an interrupt.
bit 1
Transmit FIFO Almost Empty Status
This bit is set when the number of bytes in the Transmit FIFO is equal to the Transmit
FIFO Almost Empty Threshold, and another byte is sent to the USB bus from the FIFO.
This status bit is cleared by writing a 1.
bit 0
Receive FIFO Almost Full Status
This bit is set when the number of bytes in the Receive FIFO is equal to the Receive
FIFO Almost Full Threshold, and another byte is received from the USB bus into the
FIFO. This status bit is cleared by writing a 1.
bits 2–0
Endpoint 1 Index Register Bits [2:0]
This register determines which Endpoint 1 Receive Mailbox is accessed when the
Endpoint 1 Receive Mailbox Data port is read. This register is automatically
incremented after the Endpoint 1 Receive Mailbox Data port is read. This index register
wraps around to zero when it reaches the maximum count.
Interrupt Enable Register 1
USB[0Ch]
Default = 0000 0000h
Read/Write
n/a
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
n/a
Transmit
FIFO
Almost
Empty
Interrupt
Enable
Receive
FIFO
Almost
Full
Interrupt
Enable
15
14
13
12
11
10
98
76543210
Interrupt Status Register 1
USB[10h]
Default = 0000 0000h
Read/Write
n/a
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
n/a
Transmit
FIFO
Almost
Empty
Status
Receive
FIFO
Almost
Full
Status
15
14
13
12
11
10
98
76543210
Endpoint 1 Index Register
USB[20h]
Default = 0000 0000h
Read/Write
n/a
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
n/a
Endpoint 1 Index
15
14
13
12
11
10
98
76543210
相關PDF資料 |
PDF描述 |
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