參數(shù)資料
型號： S1C38000B0A0100
元件分類： 微控制器/微處理器
英文描述： 32-BIT, RISC MICROCONTROLLER, BGA239
封裝： CFLGA-239
文件頁數(shù)： 32/281頁
文件大?。?/td> 1309K
代理商： S1C38000B0A0100
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14 MEMORY INTERFACE CONTROLLER
S1C38000 TECHNICAL MANUAL
EPSON
113
bits 22–16 Device 1 Memory Segment End Bits [6:0]
These bits specify device 1 end address in 1M byte units.
These bits default to 7Fh.
bits 14–8
Device 1 Memory Segment Start Bits [6:0]
These bits specify device 1 start address in 1M byte units.
These bits default to 7Fh.
bit 7
Device 1 Disable
This bit defaults to 1.
0
Enable device 1 read/write access.
1
Disable device 1 read/write access.
bit 6
reserved
This bit is reserved and must be set to 0.
bits 5–4
Device 1 Memory Write Start Bits [1:0]
Device 1 memory write pulse asserted = (MEM[08h] bits [5:4] + 1/2) MCLK. The write
pulse is de-asserted at (MEM[08h] bits [2:0] + 1/2) MCLK.
bits 2–0
Device 1 Memory Cycle Bits [2:0]
Device 1 memory access cycle = (MEM[08h] bits [2:0] + 1) MCLK. The minimum
value for these bits is 001. The value 000 is an invalid setting for these bits.
bits 22–16 Device 2 Memory Segment End Bits [6:0]
These bits specify device 2 end address in 1M byte units.
These bits default to 7Fh.
bits 14–8
Device 2 Memory Segment Start Bits [6:0]
These bits specify device 2 start address in 1M byte units.
These bits default to 7Fh.
bit 7
Device 2 Disable
This bit defaults to 1.
0
Enable device 2 read/write access.
1
Disable device 2 read/write access.
bit 6
reserved
This bit is reserved and must be set to 0.
bits 5–4
Device 2 Memory Write Start Bits [1:0]
Device 2 memory write pulse asserted = (MEM[0Ch] bits [5:4] + 1/2) MCLK. The write
pulse is de-asserted at (MEM[0Ch] bits [2:0] + 1/2) MCLK.
bits 2–0
Device 2 Memory Cycle Bits [2:0]
Device 2 memory access cycle = (MEM[0Ch] bits [2:0] + 1) MCLK. The minimum
value for these bits is 001. The value 000 is an invalid setting for these bits.
Device 1 Configuration Register
MEM[08h]
Default = 007F 7F87h
Read/Write
n/a
Device 1 Memory Segment End
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
n/a
Device 1 Memory Segment Start
Device 1
Disable
reserved
Device 1 Memory
Write Start
n/a
Device 1 Memory Cycle
15
14
13
12
11
10
9876543210
Device 2 Configuration Register
MEM[0Ch]
Default = 007F 7F87h
Read/Write
n/a
Device 2 Memory Segment End
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
n/a
Device 2 Memory Segment Start
Device 2
Disable
reserved
Device 2 Memory
Write Start
n/a
Device 2 Memory Cycle
15
14
13
12
11
10
9876543210
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