參數(shù)資料
型號： RCPURM
英文描述： MPC500 Family RCPU Reference Manual
中文描述： MPC500系列RCPU參考手冊
文件頁數(shù)： 35/554頁
文件大小： 6130K
代理商： RCPURM
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RCPU
REFERENCE MANUAL
OVERVIEW
MOTOROLA
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1-13
The time base (TB) can be read at the user privilege level. A separate SPR
number is provided for writing to the time base. Writes to the time base can
occur only at the supervisor privilege level.
NOTE
While these registers are defined as SPRs and can be accessed by
using the
mtspr
and
mfspr
instructions, they (except for the time
base) are typically accessed implicitly.
1.3.1.8 Supervisor-Level SPRs
The processor also contains SPRs that can be accessed only by supervisor-level
software. These registers consist of the following:
The data access exception (DAE)/source instruction service register (DSISR)
defines the cause of data access and alignment exceptions.
The data address register (DAR) holds the address of an access after an
alignment or data access exception.
Decrementer register (DEC) is a 32-bit decrementing counter that provides a
mechanism for causing a decrementer exception after a programmable delay.
The DEC frequency is provided as a subdivision of the processor clock fre-
quency.
The machine status save/restore register 0 (SRR0) is used by the processor
to save the address of the instruction that caused the exception, and the ad-
dress to return to when a return from interrupt (
rfi
) instruction is executed.
The machine status save/restore register 1 (SRR1) is used to save machine
status on exceptions and to restore machine status when an
rfi
instruction is
executed.
General SPRs, SPRG[0:3], are provided for operating system use.
The processor version register (PVR) is a read-only register that identifies the
version (model) and revision level of the PowerPC processor.
The time base (TB) can be written to only at the supervisor privilege level.
Separate SPR numbers are provided for reading and writing to the time base.
The following supervisor-level SPRs are implementation-specific to the RCPU:
The EIE, EID, and NRI are provided to facilitate exception processing.
Cache control SPRs allow system software to control the operation of the in-
struction cache.
Development support SPRs allow development-system software control over
the on-chip development support.
The floating-point exception cause register (FPECR) is a 32-bit internal status
and control register used to assist the software emulation of floating-point op-
erations.
1.3.2 Instruction Set and Addressing Modes
The following subsections describe the PowerPC instruction set and addressing
modes and summarize the instructions implemented in the RCPU.
F
Freescale Semiconductor, Inc.
n
.
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PDF描述
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RCPXA270C5C520 制造商:Intel 功能描述:MPU PXA270 520MHz 3V/3.3V 356-Pin VFBGA
RCQ50110S05 功能描述:DC-DC CONV, RAILWAY, 50W 制造商:xp power 系列:RCQ 包裝:散裝 零件狀態(tài):有效 類型:隔離模塊 輸出數(shù):1 電壓 - 輸入（最小值）:66V 電壓 - 輸入（最大值）:160V 電壓 - 輸出 1:5V 電壓 - 輸出 2:- 電壓 - 輸出 3:- 電流 - 輸出（最大值）:10A 功率（W） - 制造系列:50W 電壓 - 隔離:3kV（3000V） 應(yīng)用:ITE（商業(yè)），鐵路 特性:遠(yuǎn)程開/關(guān) 安裝類型:通孔 封裝/外殼:8-DIP 模塊 大小/尺寸:2.28" 長 x 1.45" 寬 x 0.50" 高（57.9mm x 36.8mm x 12.7mm） 工作溫度:-40°C ~ 35°C 效率:90% 功率（W） - 最大值:50W 標(biāo)準(zhǔn)包裝:1
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