參數(shù)資料
型號(hào)： RCPURM
英文描述： MPC500 Family RCPU Reference Manual
中文描述： MPC500系列RCPU參考手冊(cè)
文件頁(yè)數(shù)： 247/554頁(yè)
文件大?。?/td> 6130K
代理商： RCPURM
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RCPU
REFERENCE MANUAL
DEVELOPMENT SUPPORT
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MOTOROLA
8-7
mode. If VSYNC was not changed while the processor is in debug mode, the first
VF pins report is of an indirect branch taken (VF[0:2] = 101), appropriate for the
rfi
instruction that is being issued. In both cases, the first instruction fetch after debug
mode is marked with the program trace cycle attribute and therefore is visible ex-
ternally.
8.1.3.4 Cycle Type, Write/Read, and Address Type Pins
Cycle type pins (CT[0:3]) indicate the type of bus cycle being performed. During
show cycles, these pins are used to determine the internal address being
accessed.
Table 8-6
summarizes cycle type encodings.
Table 8-6 Cycle Type Encodings
CT[0:3]
Description
0000
Normal external bus cycle
0001
If address type is data (AT1 = 0), this is a data access to the external bus
and the start of a reservation.
If address type is instruction (AT1=1), this cycle type indicates that an
external address is the destination of an indirect change-of-flow.
0010
External bus cycle to emulation memory replacing internal I-bus or L-bus
memory. An instruction access (AT1 = 1) with an address that is the target
of an indirect change-of-flow is indicated as a logic level zero on the WR
output.
0011
Normal external bus cycle access to a port replacement chip used for
emulation support.
0100
Access to internal I-bus memory. An instruction access (AT1 = 1) with an
address that is the target of an indirect change-of-flow is indicated as a
logic level zero on the WR output.
0101
Access to internal L-bus memory. An instruction access (AT1 = 1) with an
address that is the target of an indirect change-of-flow is indicated as a
logic level zero on the WR output.
0110
Cache hit on external memory address not controlled by chip selects. An
instruction access (AT1 = 1) with an address that is the target of an indirect
change-of-flow is indicated as a logic level zero on the WR output.
0111
Access to an internal register.
1000
1001
1010
1011
1100
1101
Cache hit on external memory address controlled by CSBOOT.
Cache hit on external memory address controlled by CS1.
Cache hit on external memory address controlled by CS2.
Cache hit on external memory address controlled by CS3.
Cache hit on external memory address controlled by CS4.
Cache hit on external memory address controlled by CS5.
An instruction access (AT1 = 1) with an address that is the target of an
indirect change-of-flow is indicated as a logic level zero on the WR output.
1110
Reserved
1111
F
Freescale Semiconductor, Inc.
n
.
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PDF描述
RCPW PROGRAMMING KIT
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RCU1381U-A 液晶ディスプレイ
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