參數(shù)資料
型號(hào)： RCPURM
英文描述： MPC500 Family RCPU Reference Manual
中文描述： MPC500系列RCPU參考手冊
文件頁數(shù)： 162/554頁
文件大?。?/td> 6130K
代理商： RCPURM
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MOTOROLA
5-8
INSTRUCTION CACHE
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RCPU
REFERENCE MANUAL
This command is not privileged and has no error cases that the user needs to
check.
The I-cache performs this instruction in one clock cycle. In order to calculate the
latency of this instruction accurately, bus latency should be taken into account.
5.4.2 Invalidate All
To invalidate the whole cache, set the
invalidate all
command in the ICCST. This
command has no error cases that the user needs to check.
When the command is invoked, if MSR[PR] = 0, all valid lines in the cache, except
lines that are locked, are made invalid. As a result of this command, the LRU of all
lines points to an unlocked way or to way zero if both lines are not locked. This last
feature is useful in order to initialize the I-cache out of reset.
The I-cache performs this instruction in one clock cycle. In order to calculate the
latency of this instruction accurately, bus latency should be taken into account.
5.4.3 Load and Lock
The
load & lock
operation is used to lock critical code segments in the cache. The
load & lock
operation is performed on a single cache line. After a line is locked it
operates as a regular instruction SRAM; it will not be replaced during future misses
and will not be affected by invalidate commands.
The following sequence loads and locks one line:
1. Read error type bits in the ICCST in order to clear them
2. Write the address of the line to be locked to the ICADR
3. Set the
load & lock
command in the ICCST
4. Issue the
isync
instruction
5. Return to step 2 to load and lock more lines
6. Read the error type bits in the
ICCST to determine whether the operation
completed properly
After the
load & lock
command is written to the ICCST, the cache checks if the line
containing the byte addressed by the ICADR is in the cache. If it is, the line is
locked and the command terminates with no exception. If the line is not in the
cache a regular miss sequence is initiated. After the whole line is placed in the
cache the line is locked.
The user needs to check the error type bits in the ICCST to determine if the oper-
ation completed properly or not. The
load & lock
command can generate two er-
rors:
Type 1 — bus error in one of the cycles that fetches the line
Type 2 — no place to lock. It is the responsibility of the user to make sure that
there is at least one unlocked way in the appropriate set.
F
Freescale Semiconductor, Inc.
n
.
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PDF描述
RCPW PROGRAMMING KIT
RCR02 Decoder For Remote Controller With Five Functions
RCU1381U-A 液晶ディスプレイ
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RD02MUS1 TRANSISTOR | MOSFET | N-CHANNEL | 30V V(BR)DSS | LLCC
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RCQ50110S05 功能描述:DC-DC CONV, RAILWAY, 50W 制造商:xp power 系列:RCQ 包裝:散裝 零件狀態(tài):有效 類型:隔離模塊 輸出數(shù):1 電壓 - 輸入（最小值）:66V 電壓 - 輸入（最大值）:160V 電壓 - 輸出 1:5V 電壓 - 輸出 2:- 電壓 - 輸出 3:- 電流 - 輸出（最大值）:10A 功率（W） - 制造系列:50W 電壓 - 隔離:3kV（3000V） 應(yīng)用:ITE（商業(yè)），鐵路 特性:遠(yuǎn)程開/關(guān) 安裝類型:通孔 封裝/外殼:8-DIP 模塊 大小/尺寸:2.28" 長 x 1.45" 寬 x 0.50" 高（57.9mm x 36.8mm x 12.7mm） 工作溫度:-40°C ~ 35°C 效率:90% 功率（W） - 最大值:50W 標(biāo)準(zhǔn)包裝:1
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