參數(shù)資料
型號： RCPURM
英文描述： MPC500 Family RCPU Reference Manual
中文描述： MPC500系列RCPU參考手冊
文件頁數(shù)： 160/554頁
文件大?。?/td> 6130K
代理商： RCPURM
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MOTOROLA
5-6
INSTRUCTION CACHE
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RCPU
REFERENCE MANUAL
To minimize power consumption, the I-cache attempts to make use of data stored
in one of its internal buffers. Using a special indication from the CPU, it is also pos-
sible, in some cases, to detect that the requested data is in one of the buffers early
enough so the cache array is not activated at all.
5.3.1 Cache Hit
On a cache hit, bits 28 to 29 of the instruction’s address are used to select one word
from the cache line whose tag matched. In the same clock cycle, the instruction is
transferred to the instruction unit of the processor.
5.3.2 Cache Miss
On a cache miss, the address of the missed instruction is driven on the I-bus with
a four-word burst transfer read request. A cache line is then selected to receive the
data that will be coming from the bus. The selection algorithm gives first priority to
invalid lines. If neither of the two candidate lines in the selected set are invalid, then
the least recently used line is selected for replacement. Locked lines are never re-
placed.
The transfer begins with the word requested by the instruction unit (critical word
first), followed by any remaining words of the line, then by any remaining words at
the beginning of the line (wrap around). As the missed instruction is received from
the bus, it is immediately delivered to the instruction unit and also written to the
burst buffer.
As subsequent instructions are received from the bus they are also written into the
burst buffer and, if needed, delivered to the instruction unit (stream hit) either di-
rectly from the bus or from the burst buffer. When the entire line resides in the burst
buffer, it is written to the cache array if the cache array is not busy with an instruc-
tion unit request.
If a bus error is encountered on the access to the requested instruction, a machine
check exception is taken. If a bus error occurs on any access to other words in the
line, the burst buffer is marked invalid and the line is not written to the array. If no
bus error is encountered, the burst buffer is marked valid and eventually is written
to the array.
Together with the missed word, an indication may arrive from the I-bus that the
memory device is non-cacheable. If such an indication is received, the line is writ-
ten only to the burst buffer and not to the cache. Instructions stored in the burst
buffer that originated in a cache-inhibited memory region are used only once before
being refetched. Refer to
5.4.8 Cache Inhibit
for more information.
5.3.3 Instruction Fetch on a Predicted Path
The processor implements branch prediction to allow branches to issue as early as
possible. This mechanism allows instruction pre-fetch to continue while an unre-
solved branch is being computed and the condition is being evaluated. Instructions
fetched following unresolved branches are said to be fetched on a predicted path.
F
Freescale Semiconductor, Inc.
n
.
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PDF描述
RCPW PROGRAMMING KIT
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RD02MUS1 TRANSISTOR | MOSFET | N-CHANNEL | 30V V(BR)DSS | LLCC
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RCPXA270C5C520 制造商:Intel 功能描述:MPU PXA270 520MHz 3V/3.3V 356-Pin VFBGA
RCQ50110S05 功能描述:DC-DC CONV, RAILWAY, 50W 制造商:xp power 系列:RCQ 包裝:散裝 零件狀態(tài):有效 類型:隔離模塊 輸出數(shù):1 電壓 - 輸入（最小值）:66V 電壓 - 輸入（最大值）:160V 電壓 - 輸出 1:5V 電壓 - 輸出 2:- 電壓 - 輸出 3:- 電流 - 輸出（最大值）:10A 功率（W） - 制造系列:50W 電壓 - 隔離:3kV（3000V） 應(yīng)用:ITE（商業(yè)），鐵路 特性:遠程開/關(guān) 安裝類型:通孔 封裝/外殼:8-DIP 模塊 大小/尺寸:2.28" 長 x 1.45" 寬 x 0.50" 高（57.9mm x 36.8mm x 12.7mm） 工作溫度:-40°C ~ 35°C 效率:90% 功率（W） - 最大值:50W 標準包裝:1
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