參數(shù)資料
型號： RCPURM
英文描述： MPC500 Family RCPU Reference Manual
中文描述： MPC500系列RCPU參考手冊
文件頁數(shù)： 115/554頁
文件大小： 6130K
代理商： RCPURM
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RCPU
REFERENCE MANUAL
ADDRESSING MODES AND INSTRUCTION SET SUMMARY
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MOTOROLA
4-29
Table 4-12 Floating-Point Status and Control Register Instructions
Name
Mnemonic
Operand
Syntax
Operation
Move from
FPSCR
mffs
mffs.
fr
D
The contents of the FPSCR are placed into
fr
D[32:63].
mffs
mffs.
Move from FPSCR
Move from FPSCR with CR Update. The dot suffix
enables the update of the condition register.
Move to
Condition
Register
from FPSCR
mcrfs
crf
D
,crf
S
The contents of FPSCR field
specified by
operand
crf
S are copied to
the CR field
specified by
operand
crf
D. All exception bits copied are
cleared to zero in the FPSCR.
Move to
FPSCR Field
Immediate
mtfsfi
mtfsfi.
crf
D
,
IMM
The value of the IMM field is placed into FPSCR field
crf
D. All other
FPSCR fields are unchanged.
mtfsfi
mtfsfi.
Move to FPSCR Field Immediate
Move to FPSCR Field Immediate with CR Update. The
dot suffix enables the update of the condition register.
When FPSCR[0:3]
is specified, bits 0 (FX) and 3 (OX) are set to the
values of IMM[0] and IMM[3] (i.e., even if this instruction causes OX to
change from zero to one, FX is set from IMM[0] and not by the usual
rule that FX is set to one when an exception bit changes from zero to
one). Bits 1 and 2 (FEX and VX) are set according to the usual rule
described in
2.2.3 Floating-Point Status and Control Register
(FPSCR)
, and not from IMM[1:2].
Move to
FPSCR
Fields
mtfsf
mtfsf.
FM
,fr
B
fr
B[32:63] are placed into the FPSCR under control of the field mask
specified by FM. The field mask identifies the 4-bit fields affected. Let
i
be an integer in the range 0-7. If FM = 1 then FPSCR field
i
(FPSCR
bits 4
i
through 4
i
+ 3) is set to the contents of the corresponding field
of the low-order 32 bits of register
fr
B.
mtfsf
mtfsf.
Move to FPSCR Fields
Move to FPSCR Fields with CR Update. The dot suffix
enables the update of the condition register.
When FPSCR[0:3] is specified, bits 0 (FX) and 3 (OX) are set to the
values of
fr
B[32] and
fr
B[35] (i.e., even if this instruction causes OX to
change from zero to one, FX is set from
fr
B[32] and not by the usual
rule that FX is set to one when an exception bit changes from zero to
one). Bits 1 and 2 (FEX and VX) are set according to the usual rule
described in
2.2.3 Floating-Point Status and Control Register
(FPSCR)
, and not from
fr
B[33:34].
Move to
FPSCR Bit 0
mtfsb0
mtfsb0.
crb
D
The bit of the FPSCR specified by operand
crb
D is cleared to zero.
Bits 1 and 2 (FEX and VX) cannot be explicitly reset.
mtfsb0
mtfsb0.
Move to FPSCR Bit 0
Move to FPSCR Bit 0 with CR Update. The dot suffix
enables the update of the condition register.
Move to
FPSCR Bit 1
mtfsb1
mtfsb1.
crb
D
The bit of the FPSCR specified by operand
crb
D is set to one.
Bits 1 and 2 (FEX and VX) cannot be reset explicitly.
mtfsb1
mtfsb1.
Move to FPSCR Bit 1
Move to FPSCR Bit 1 with CR Update. The dot suffix
enables the update of the condition register.
F
Freescale Semiconductor, Inc.
n
.
相關PDF資料
PDF描述
RCPW PROGRAMMING KIT
RCR02 Decoder For Remote Controller With Five Functions
RCU1381U-A 液晶ディスプレイ
RCU6003W002 Optoelectronic
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參數(shù)描述
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