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參數(shù)資料
| 型號： | TMX320VC5509AGHH |
| 廠商： | Texas Instruments, Inc. |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | TMS320VC5509A Fixed-Point Digital Signal Processor |
| 中文描述： | TMS320VC5509A定點(diǎn)數(shù)字信號處理器 |
| 文件頁數(shù)： | 52/144頁 |
| 文件大?。?/td> | 1603K |
| 代理商： | TMX320VC5509AGHH |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁當(dāng)前第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁
Functional Overview
52
November 2002 Revised January 2005
SPRS205D
15
3
2
1
0
Reserved
DPLLSTAT
APLLSTAT
PLLSEL
R, 0000 0000 0000 0
R, 1
R, 0
R/W, 0
LEGEND:
R = Read, W = Write,
n
= value after reset
Figure 318. USB PLL Selection and Status Register Bit Layout
Table 318. USB PLL Selection and Status Register Bit Functions
BIT
NO.
BIT
NAME
RESET
VALUE
FUNCTION
153
Reserved
0
Reserved bits. Always write 0.
2
DPLLSTAT
1
Status bit indicating if the DPLL is the source for the USB module clock.
DPLLSTAT = 0
DPLLSTAT = 1
Status bit indicating if the APLL is the source for the USB module clock.
The DPLL is not the USB module clock source.
The DPLL is the USB module clock source.
1
APLLSTAT
0
APLLSTAT = 0
APLLSTAT = 1
The APLL is not the USB module clock source.
The APLL is the USB module clock source.
0
PLLSEL
0
USB module clock source selection bit.
PLLSEL = 0
PLLSEL = 1
DPLL is selected as USB module clock source.
APLL is selected as USB module clock source.
15
12
11
10
3
2
1
0
MULT
DIV
COUNT
ON
MODE
STAT
R/W, 0000
R/W, 0
R, 0000 0000
R/W, 0
R/W, 0
R, 0
LEGEND:
R = Read, W = Write,
n
= value after reset
Figure 319. USB APLL Clock Mode Register Bit Layout
Table 319. USB APLL Clock Mode Register Bit Functions
BIT
NO.
BIT
NAME
RESET
VALUE
FUNCTION
1512
MULT
0
PLL Multiply Factor K. Multiply Factor K, combined with DIV and MODE, determines the final PLL output
clock frequency.
K = MULT[3:0] + 1
11
DIV
0
PLL Divide Factor (D) selection bit for PLL multiply mode operation. DIV, combined with K and MODE,
determines the final PLL output clock frequency. When the PLL is operating in multiply mode:
DIV = 0
DIV = 1
PLL Divide Factor D = 1
PLL Divide Factor D = 2 if K is odd
PLL Divide Factor D = 4 if K is even
103
COUNT
0
8-bit counter for PLL lock timer. When the MODE bit is set to 1, the COUNT field starts decrementing by 1
at the rate of CLKIN/16. When COUNT decrements to 0, the STAT bit is set to 1 and the PLL enabled clock
is sourced to the USB module.
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