參數(shù)資料
型號(hào)： TMX320VC5509AGHH
廠(chǎng)商： Texas Instruments, Inc.
元件分類(lèi)： 數(shù)字信號(hào)處理
英文描述： TMS320VC5509A Fixed-Point Digital Signal Processor
中文描述： TMS320VC5509A定點(diǎn)數(shù)字信號(hào)處理器
文件頁(yè)數(shù)： 114/144頁(yè)
文件大?。?/td> 1603K
代理商： TMX320VC5509AGHH
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Electrical Specifications
114
November 2002 Revised January 2005
SPRS205D
Table 526. McBSP1 and McBSP2 Switching Characteristics
NO.
PARAMETER
CV
DD
= 1.2 V
CV
DD
= 1.35 V
MIN
CV
DD
= 1.6 V
UNIT
MAX
MIN
MAX
MC1
t
c(CKRX)
t
r(CKRX)
t
f(CKRX)
t
w(CKRXH)
t
w(CKRXL)
Cycle time, CLKR/X
CLKR/X int
2P
2P
ns
MC3
Rise time, CLKR/X
CLKR/X int
2
2
ns
MC4
Fall time, CLKR/X
CLKR/X int
2
2
ns
MC11
Pulse duration, CLKR/X high
CLKR/X int
D 2
§
C 2
§
D + 2
§
C + 2
§
D 2
§
C 2
§
D + 2
§
C + 2
§
ns
MC12
Pulse duration, CLKR/X low
CLKR/X int
ns
MC13
t
d(CKRH-FRV)
Delay time, CLKR high to internal FSR valid
CLKR int
3
2
3
2
ns
CLKR ext
3
14
3
9
MC14
t
d(CKXH-FXV)
Delay time, CLKX high to internal FSX valid
CLKX int
3
2
3
2
ns
CLKX ext
4
15
4
9
MC15
t
dis(CKXH-DXHZ)
Disable time, DX high-impedance from CLKX high
following last data bit
CLKX int
3
3
5
1
ns
CLKX ext
10
19
3
12
Delay time, CLKX high to DX valid.
This applies to all bits except the first bit
transmitted.
CLKX int
5
3
CLKX ext
15
9
MC16
t
d(CKXH-DXV)
Delay time, CLKX high to DX
valid
DXENA = 0
CLKX int
4
2
ns
Only
1 or 2 (XDATDLY=
01b or 10b) modes
applies
to
first
bit
CLKX ext
15
9
DXENA = 1
CLKX int
2P + 1
2P + 1
transmitted when in Data Delay
CLKX ext
2P + 5
2P + 3
Enable time, DX driven from
CLKX high
DXENA = 0
CLKX int
2
4
MC17
t
en(CKXH-DX)
Only
1 or 2 (XDATDLY=
01b or 10b) modes
applies
to
first
bit
CLKX ext
9
4
ns
DXENA = 1
CLKX int
P 2
P 4
transmitted when in Data Delay
CLKX ext
P + 9
P + 4
Delay time, FSX high to DX
valid
DXENA = 0
FSX int
3
2
MC18
t
d(FXH-DXV)
FSX ext
13
8
ns
Only
transmitted when in Data Delay
0 (XDATDLY=00b) mode.
Enable time, DX driven from
FSX high
applies
to
first
bit
DXENA = 1
FSX int
2P + 1
2P + 1
FSX ext
2P + 12
2P + 7
DXENA = 0
FSX int
1
0
MC19
t
en(FXH-DX)
FSX ext
8
4
ns
Only
transmitted when in Data Delay
0 (XDATDLY=00b) mode
applies
to
first
bit
DXENA = 1
FSX int
P 1
P 3
FSX ext
P + 8
P + 5
Polarity bits CLKRP = CLKXP = FSRP = FSXP = 0. If the polarity of any of the signals is inverted, then the timing references of
that signal are
also inverted.
P = 1/CPU clock frequency. For example, when running parts at 200 MHz, use P = 5 ns. In addition to CPU frequency, the maximum operating
frequency of the serial port also depends on meeting the rest of the switching characteristics and timing requirements parameters specified.
§
T=CLKRX period = (1 + CLKGDV) * P
C=CLKRX low pulse width = T/2 when CLKGDV is odd or zero and = (CLKGDV/2) * P when CLKGDV is even
D=CLKRX high pulse width = T/2 when CLKGDV is odd or zero and = (CLKGDV/2 + 1) * P when CLKGDV is even
See the
TMS320C55x DSP Peripherals Overview Reference Guide
(literature number SPRU317) for a description of the DX enable (DXENA)
and data delay features of the McBSP.
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PDF描述
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