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參數(shù)資料
| 型號(hào)： | TMX320VC5509AGHH |
| 廠商： | Texas Instruments, Inc. |
| 元件分類： | 數(shù)字信號(hào)處理 |
| 英文描述： | TMS320VC5509A Fixed-Point Digital Signal Processor |
| 中文描述： | TMS320VC5509A定點(diǎn)數(shù)字信號(hào)處理器 |
| 文件頁數(shù)： | 51/144頁 |
| 文件大?。?/td> | 1603K |
| 代理商： | TMX320VC5509AGHH |
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Functional Overview
51
November 2002 Revised January 2005
SPRS205D
3.7
System Register
The system register (SYSR) provides control over certain device-specific functions. The register is located
at port address 07FDh.
15
8
Reserved
7
3
2
0
Reserved
CLKDIV
R/W
LEGEND:
R = Read, W = Write,
n
= value after reset
Figure 316. System Register Bit Locations
Table 317. System Register Bit Fields
BIT
FUNCTION
NUMBER
NAME
153
Reserved
These bits are reserved and are unaffected by writes.
20
CLKDIV
CLKOUT Divide Factor. Allows the clock present on the CLKOUT pin to be a divided-down version
of the internal CPU clock. This field does not affect the programming of the PLL.
CLKDIV 000 = CLKOUT represents the CPU clock divided by 1
CLKDIV 001 = CLKOUT represents the CPU clock divided by 2
CLKDIV 010 = CLKOUT represents the CPU clock divided by 4
CLKDIV 011 = CLKOUT represents the CPU clock divided by 6
CLKDIV 100 = CLKOUT represents the CPU clock divided by 8
CLKDIV 101 = CLKOUT represents the CPU clock divided by 10
CLKDIV 110 = CLKOUT represents the CPU clock divided by 12
CLKDIV 111 = CLKOUT represents the CPU clock divided by 14
3.8
USB Clock Generation
The USB module can be clocked from either an Analog Phase-Locked Loop (APLL) or a Digital Phase-Locked
Loop (DPLL). The APLL is the recommended USB clock source due to better noise tolerance and less
long-term jitter than the DPLL. To maintain the backward compatibility, the DPLL is the power-up default clock
source for the USB module.
USB
APLL
DPLL
USB
1
0
USB Module Clock
(48.0 MHz)
PLLSEL
CLKIN
Figure 317. USB Clock Generation
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| TN0104 | N-Channel Enhancement-Mode Vertical DMOS FETs |
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