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參數(shù)資料
| 型號(hào)： | TMX320VC5509AGHH |
| 廠商： | Texas Instruments, Inc. |
| 元件分類： | 數(shù)字信號(hào)處理 |
| 英文描述： | TMS320VC5509A Fixed-Point Digital Signal Processor |
| 中文描述： | TMS320VC5509A定點(diǎn)數(shù)字信號(hào)處理器 |
| 文件頁數(shù)： | 107/144頁 |
| 文件大?。?/td> | 1603K |
| 代理商： | TMX320VC5509AGHH |
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Electrical Specifications
107
November 2002 Revised January 2005
SPRS205D
5.9
External Interrupt Timings
Table 516 assumes testing over recommended operating conditions (see Figure 518).
Table 516. External Interrupt Timing Requirements
NO.
CV
DD
= 1.2 V
CV
DD
= 1.35 V
MIN
CV
DD
= 1.6 V
UNIT
MAX
MIN
MAX
I1
t
w(INTL)A
Pulse width, interrupt low, CPU active
3P
3P
ns
I2
t
w(INTH)A
Pulse width, interrupt high, CPU active
2P
2P
ns
P = 1/CPU clock frequency in ns. For example, when running parts at 200 MHz, use P = 5 ns.
I1
I2
INTn
Figure 518. External Interrupt Timings
5.10 Wake-Up From IDLE
Table 517 assumes testing over recommended operating conditions (see Figure 519).
Table 517. Wake-Up From IDLE Switching Characteristics
NO.
PARAMETER
CV
DD
= 1.2 V
CV
DD
= 1.35 V
MIN
CV
DD
= 1.6 V
UNIT
TYP
MAX
MIN
TYP
MAX
ID1
t
d(WKPEVTL-CLKGEN)
Delay time, wake-up event low to clock
generation enable
(CPU and clock domain idle)
1.25
1.25
ms
ID2
t
h(CLKGEN-WKPEVTL)
Hold time, clock generation enable to
wake-up event low
(CPU and clock domain in idle)
3P
§
3P
§
ns
ID3
t
w(WKPEVTL)
Pulse width, wake-up event low
(for CPU idle only)
3P
3P
ns
P = 1/CPU clock frequency in ns. For example, when running parts at 200 MHz, use P = 5 ns.
Estimated data based on 12-MHz crystal used with on-chip oscillator at 25
°
C. This number will vary based on the actual crystal characteristics
operating condition and the PC board layout and the parasitics.
§
Following the clock generation domain idle, the INTx becomes level-sensitive and stays that way until the low-to-high transition of INTx following
the CPU wake-up. Holding the INTx low longer than minimum requirement will send more than one interrupt to the CPU. The number of interrupts
sent to the CPU depends on the INTx-low time following the CPU wake-up from IDLE.
ID1
ID2
ID3
X1
RESET,
INTx
Figure 519. Wake-Up From IDLE Timings
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