參數(shù)資料
型號： PCL6045B
廠商： Electronic Theatre Controls, Inc.
英文描述： User Manual For PCL6045B Pulse Control LSI
中文描述： 用戶手冊PCL6045B脈沖控制大規(guī)模集成電路
文件頁數(shù)： 151/176頁
文件大?。?/td> 7952K
代理商： PCL6045B
-
144
-
12-6.
Operation
timing
Item
Symbol
Condition
Min.
10T
CLK
2T
CLK
1T
CLK
(3T
CLK
)
1T
CLK
(3T
CLK
)
1T
CLK
(3T
CLK
)
2T
CLK
2T
CLK
254T
CLK
254
x
8T
CLK
254
x
32T
CLK
254
x
128T
CLK
254
x
1024T
CLK
254
x
4096T
CLK
254
x
8192T
CLK
LEVEL
output
2T
CLK
2T
CLK
2T
CLK
2T
CLK
2T
CLK
2T
CLK
2T
CLK
Max.
Unit
ns
ns
ns
ns
ns
ns
ns
ns
input
signal
width
CLR
input
signal
width
EA,
EB
input
signal
width
EZ
input
signal
width
PA,
PB
input
signal
width
ALM
input
signal
width
INP
input
signal
width
ERC
output
signal
width
Note
1
T
EAB
Note
2
Note
2
Note
3
Note
4
Note
4
RENV1
bit
12
to
14
=
000
RENV1
bit
12
to
14
=
001
RENV1
bit
12
to
14
=
010
RENV1
bit
12
to
14
=
011
RENV1
bit
12
to
14
=
100
RENV1
bit
12
to
14
=
101
RENV1
bit
12
to
14
=
110
RENV1
bit
12
to
14
=
111
Note
4
Note
4
Note
4
Note
5
Note
5
T
PAB
255T
CLK
255
x
8T
CLK
255
x
32T
CLK
255
x
128T
CLK
255
x
1024T
CLK
255
x
4096T
CLK
255
x
8192T
CLK
+EL,
-EL
input
signal
width
SD
input
signal
width
ORG
input
signal
width
+DR,
-DR
input
signal
width
input
signal
width
PCS
input
signal
width
LTC
input
signal
width
ns
ns
ns
ns
ns
ns
ns
Output
signal
width
Input
signal
width
Output
signal
width
Input
signal
width
8T
CLK
ns
5T
CLK
ns
8T
CLK
ns
5T
CLK
ns
T
CMDBSY
T
STABSY
T
CMDPLS
T
STAPLS
5T
CLK
7T
CLK
15T
CLK
17T
CLK
ns
ns
ns
ns
signal
ON
delay
time
Start
delay
time
Note
1:
The
actual
CLK
input
signal
is
10
cycles
longer
while
the
Note
2:
If
the
input
filter
is
ON
<
FLTR
(bit
18)
=
1
in
RENV2
>,
the
minimum
time
will
be
3T
CLK
.
Note
3:
If
the
input
filter
is
ON
<
DRF
(bit
19)
=
1
in
RENV2
>,
the
minimum
time
will
be
3T
CLK
.
Note
2:
If
the
input
filter
is
ON
<
FLTR
(bit
26)
=
1
in
RENV1
>,
the
minimum
time
will
be
80T
CLK
.
Note
3:
If
the
input
filter
is
ON
<
DRF
(bit
27)
=
1
in
RENV1
>,
the
minimum
time
will
be
655,360T
CLK
.
terminal
is
LOW.
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PDF描述
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