參數(shù)資料
型號： OMAP5910(DSP)
英文描述： Dual-Core Processor
中文描述： 雙核處理器
文件頁數(shù)： 132/160頁
文件大?。?/td> 1997K
代理商： OMAP5910(DSP)
Electrical Specifications
120
August 2002 Revised August 2003
SPRS197B
5.8.2 EMIFF/SDRAM Interface Timing
Table 512 and Table 513 assume testing over recommended operating conditions
(see Figure 512
through Figure 517).
Table 512. EMIFF/SDRAM Interface Timing Requirements
NO.
DVDD4 = 1.8 V
Nominal
DVDD4 = 2.75 V
Nominal
DVDD4 = 3.3 V
Nominal
UNIT
MIN
MAX
MIN
MAX
MIN
MAX
SD7
tsu(DV-CLKH)
Setup time, read data valid before
SDRAM.CLK high
2
2
2
ns
SD8
th(CLKH-DV)
Hold time, read data valid after
SDRAM.CLK high
1
1
1
ns
Timing requirements are with the SD_RET field equal to 1 in the EMIFF configuration register.
Table 513. EMIFF/SDRAM Interface Switching Characteristics
NO.
PARAMETER
DVDD4 = 1.8 V
Nominal
DVDD4 = 2.75 V
Nominal
DVDD4 = 3.3 V
Nominal
UNIT
MIN
H
MAX
MIN
H
MAX
MIN
H
MAX
SD1
tc(CLK)
tw(CLK)
Cycle time, SDRAM.CLK
ns
SD2
Pulse duration, SDRAM.CLK high/low
2.5
2.5
2.5
ns
SD3
td(CLKH-DQMV)
Delay time, SDRAM.CLK high to
SDRAM.DQMx valid
1.5
9
1.5
9
1.5
9
ns
SD4
td(CLKH-DQMIV)
Delay time, SDRAM.CLK high to
SDRAM.DQMx invalid
1.5
9
1.5
9
1.5
9
ns
SD5
td(CLKH-AV)
Delay time, SDRAM.CLK high to
SDRAM.A[12:0] address valid
1.5
9
1.5
9
1.5
9
ns
SD6
td(CLKH-AIV)
Delay time, SDRAM.CLK high to
SDRAM.A[12:0] address invalid
1.5
9
1.5
9
1.5
9
ns
SD9
td(CLKH-SDCASL)
Delay time, SDRAM.CLK high to
SDRAM.CAS low
1.5
9
1.5
9
1.5
9
ns
SD10
td(CLKH-SDCASH)
Delay time, SDRAM.CLK high to
SDRAM.CAS high
1.5
9
1.5
9
1.5
9
ns
SD11
td(CLKH-DV)
Delay time, SDRAM.CLK high to
SDRAM.D[15:0] data valid
1.5
9
1.5
9
1.5
9
ns
SD12
td(CLKH-DIV)
Delay time, SDRAM.CLK high to
SDRAM.D[15:0] data invalid
1.5
9
1.5
9
1.5
9
ns
SD13
td(CLKH-SDWEL)
Delay time, SDRAM.CLK high to
SDRAM.WE low
1.5
9
1.5
9
1.5
9
ns
SD14
td(CLKH-SDWEH)
Delay time, SDRAM.CLK high to
SDRAM.WE high
1.5
9
1.5
9
1.5
9
ns
SD15
td(CLKH-BAV)
Delay time, SDRAM.CLK high to
SDRAM.BA[1:0] valid
1.5
9
1.5
9
1.5
9
ns
SD16
td(CLKH-BAIV)
Delay time, SDRAM.CLK high to
SDRAM.BA[1:0] invalid
1.5
9
1.5
9
1.5
9
ns
SD17
td(CLKH-RASL)
Delay time, SDRAM.CLK high to
SDRAM.RAS low
1.5
9
1.5
9
1.5
9
ns
SD18
td(CLKH-RASH)
Delay time, SDRAM.CLK high to
SDRAM.RAS high
1.5
9
1.5
9
1.5
9
ns
H = 1/2 CPU cycle.
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