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參數(shù)資料
| 型號： | CD2481 |
| 廠商： | Intel Corp. |
| 英文描述： | Programmable Four-Channel Communications Controller |
| 中文描述： | 可編程四通道通信控制器 |
| 文件頁數(shù)： | 184/222頁 |
| 文件大?。?/td> | 974K |
| 代理商： | CD2481 |
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CD2481
—
Programmable Four-Channel Communications Controller
184
Datasheet
This bit is toggled when receive data is first written to a buffer, that is, when data is
first written to Buffer A, the bit is set to indicate Buffer B is next.
Bit 0
Rbusy
Current receive buffer is in use
0 = No buffer is in use.
1 = Current receive buffer is in use.
9.6.4
DMA Receive Registers
9.6.4.1
A Receive Buffer Address Lower (ARBADRL)
9.6.4.2
A Receive Buffer Address Upper (ARBADRU)
Register Name: ARBADRL
Register Description: Receive Buffer
‘
A
’
32-bit Address, lower word
Default Value: x
’
0000
Access: Word Read/Write
Intel Hex Address: x
’
40
Motorola Hex Address: x
’
42
Bit 15
Bit 14
Bit 13
Bit 12
Bit 11
Bit 10
Bit 9
Bit 8
Binary Address Value, 32-bit Address bits 15 - 8
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
Binary Address Value, 32-bit Address bits 7 - 0
Register Name: ARBADRU
Register Description: Receive Buffer
‘
A
’
32-bit Address, upper word
Default Value: x
’
0000
Access: Word Read/Write
Intel Hex Address: x
’
42
Motorola Hex Address: x
’
40
Bit 15
Bit 14
Bit 13
Bit 12
Bit 11
Bit 10
Bit 9
Bit 8
Binary Address Value, 32-bit Address bits 23 - 16
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
Binary Address Value, 32-bit Address bits 31 - 24
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PDF描述 |
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參數(shù)描述 |
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