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參數(shù)資料
| 型號(hào)： | CD2481 |
| 廠商： | Intel Corp. |
| 英文描述： | Programmable Four-Channel Communications Controller |
| 中文描述： | 可編程四通道通信控制器 |
| 文件頁數(shù)： | 176/222頁 |
| 文件大小： | 974K |
| 代理商： | CD2481 |
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CD2481
—
Programmable Four-Channel Communications Controller
176
Datasheet
Bit 4
Unused; returns
‘
0
’
when read.
Bits 3:2
Tvct [1:0]
Transmit Vector bits are set by the CD2481 to provide the lower two bits of the vec-
tor supplied to the host CPU during an interrupt acknowledge cycle. Transmit vector
is decoded as follows: Tvct [1] = 1, and Tvct [0] = 0.
Bit 1:0
Tcn [1:0]
Transmit channel number is set by the CD2481 to indicate the channel requiring
transmit interrupt service.
9.5.3.3
Transmit Interrupt Status Register (TISR)
When the host receives a transmit interrupt, the following status is provided in this register:
Bit 7
Berr
–
Bus error (written by the CD2481)
0 = no bus error
1 = bus error was detected on the last transfer
Bit 6
EOF
–
Transmit end of frame indication in the DMA mode
This interrupt occurs when the final data character of a transmit frame is transferred
to the transmit FIFO.
Bit 5
EOB
–
Transmit end of buffer indication in the DMA mode
Ten
Tact
Teoi
Sequence of Events
0
0
0
Idle
1
0
0
Transmit interrupt requested, but not
asserted
1
1
0
Transmit interrupt asserted
0
1
0
Transmit interrupt acknowledged
0
0
1
Transmit interrupt service routine
completed
Register Name: TISR
Register Description: Transmit Interrupt Status Register
Default Value: x
’
00
Access: Byte Read Only
Intel Hex Address: x
’
89
Motorola Hex Address: x
’
8A
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
Berr
EOF
EOB
UE
BA/BB
0
TxEmpty
TxDat
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
Binary Value for Timer
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