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參數(shù)資料
| 型號： | CD2481 |
| 廠商： | Intel Corp. |
| 英文描述： | Programmable Four-Channel Communications Controller |
| 中文描述： | 可編程四通道通信控制器 |
| 文件頁數(shù)： | 164/222頁 |
| 文件大小： | 974K |
| 代理商： | CD2481 |
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CD2481
—
Programmable Four-Channel Communications Controller
164
Datasheet
9.5.2.2
Receive Interrupt Register (RIR)
Bit 7
Ren
Receive enable is set by the CD2481 to initiate a receive interrupt request sequence.
It is cleared during a valid receive interrupt acknowledge cycle.
Bit 6
Ract
Receive active is set automatically when Ren is set, and the Fair Share logic allows
the assertion of a receive interrupt request. It is cleared when the host CPU writes to
the Receive End of Interrupt register.
Bit 5
Reoi
Receive end of interrupt is set automatically when the host CPU writes to the
Receive End of Interrupt register while in a receive interrupt routine.
Bit 4
Reserved
–
returns
‘
0
’
when read.
Bits 3:2
Rvct [1:0]
Receive vector bits are set by the CD2481 to provide the lower two bits of the vector
supplied to the host CPU during an interrupt acknowledge cycle. Receive good data
vector is decoded as follows: Rvct [1] = 1, and Rvct [0] = 1. Receive exception vec-
tor is decoded as follows: Rvct [1] = 0, and Rvct [0] = 0.
Bit 1:0
Rcn [1:0]
Receive channel number is set by the CD2481 to indicate the channel requiring
receive interrupt service.
Register Name: RIR
Register Description: Receive Interrupt Register
Default Value: x
’
00
Access: Byte Read Only
Intel Hex Address: x
’
EF
Motorola Hex Address: x
’
ED
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
Ren
Ract
Reoi
0
Rvct [1]
Rvct [0]
Rcn [1]
Rcn [0]
Ren
Ract
Reoi
Sequence of Events
0
0
0
Idle
1
0
0
Receive interrupt requested, but not
asserted
1
1
0
Receive interrupt asserted
0
1
0
Receive interrupt acknowledged
0
0
1
Receive interrupt service routine
completed
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