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參數(shù)資料
| 型號(hào)： | CD2481 |
| 廠商： | Intel Corp. |
| 英文描述： | Programmable Four-Channel Communications Controller |
| 中文描述： | 可編程四通道通信控制器 |
| 文件頁數(shù)： | 160/222頁 |
| 文件大小： | 974K |
| 代理商： | CD2481 |
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CD2481
—
Programmable Four-Channel Communications Controller
160
Datasheet
Note that because the CD2481 provides a unique Local Interrupt Vector register for
each channel, the host has the option to include the channel number within the inter-
rupt vector.
9.5.1.2
Interrupt Enable Register (IER)
Non-Async
–
HDLC/PPP Modes
Bit 7
Modem pin change detect
Master interrupt enable for modem change detect functions. The host can select
which modem pins are watched for input change and select either or both directions
of change by programming the change detect option bits in COR4 and COR5. A
group1 type interrupt (see LIVR description) is generated from this enable.
Bit 6
Reserved
–
must be zero.
Bit 5
RET (Async)
In Asynchronous mode, this bit enables a group 3 receive exception time-out inter-
rupt when a receive data time-out occurs with an empty receive FIFO. This provides
a mechanism for the host to manage a partially full receive buffer when receive data
stops.
Bit 4
Reserved
–
must be zero.
Bit 3
Rx data
The receive FIFO threshold has been reached in Interrupt Transfer mode, causing a
group 3 receive data interrupt. Any receive exception causes a group 3 receive
exception interrupt.
Bit 2
Timer
General timer(s) time-out
In Synchronous mode, this bit enables a group 1 interrupt when either timer reaches
zero.
IT[1:0]
Group
Type
01
Group 1
Modem signal change interrupt/ general timer
interrupt
10
Group 2
Transmit data interrupt
11
Group 3
Receive data interrupt
00
Group 4
Receive exception interrupt
Register Name: IER
Register Description: Interrupt Enable Register
Default Value: x
’
00
Access: Byte Read/Write
Intel Hex Address: x
’
12
Motorola Hex Address: x
’
11
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
Mdm
0
RET
0
RxD
TIMER
TxMpty
TxD
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