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參數(shù)資料
| 型號： | CD2481 |
| 廠商： | Intel Corp. |
| 英文描述： | Programmable Four-Channel Communications Controller |
| 中文描述： | 可編程四通道通信控制器 |
| 文件頁數(shù)： | 182/222頁 |
| 文件大?。?/td> | 974K |
| 代理商： | CD2481 |
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CD2481
—
Programmable Four-Channel Communications Controller
182
Datasheet
9.6
DMA Registers
9.6.1
DMA Mode Register (DMR)
This register is write only. No error occurs if the register is read, but the read value is not
consistent.
Bits 7
Internal DTACK synchronization enable. If external synchronization of DTACK
with BUSCLK is not provided, an internal synchronization can be enabled by setting
this bit.
Bits 6:4
Reserved
–
must be zero.
Bit 3
Byte DMA
0 = The CD2481 attempts to perform 16-bit data transfers whenever possible, and 8-
bit data transfers only when necessary (when only one byte is available or there are
odd address boundaries).
1 = The CD2481 always performs 8-bit DMA transfers, the position of the data on
the bus still follows the normal rules relating to the BYTESWAP pin.
Bits 2:0
Reserved
–
must be zero.
9.6.2
Bus Error Retry Count (BERCNT)
When this register is programmed to zero, any bus error causes a receive/transmit interrupt to be
generated and DMA operations suspended on the buffer in error until the interrupt is processed by
the host CPU.
When this register contains a non-zero value and when a bus error occurs, the CD2481 decrements
the register value by one and retries the same DMA operation. If the value reaches zero, the next
bus error causes an interrupt; at that time a new count can be loaded by the host CPU. This is a
Register Name: DMR
Register Description: DMA Mode Register
Default Value: x
’
00
Access: Byte Write Only
Intel Hex Address: x
’
F4
Motorola Hex Address: x
’
F6
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
EnSync
0
0
0
ByteDMA
0
0
0
Register Name: BERCNT
Register Description: Bus Error Retry Count Register
Default Value: x
’
00
Access: Byte Read/Write
Intel Hex Address: x
’
8D
Motorola Hex Address: x
’
8E
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
Binary Value
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