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參數(shù)資料
| 型號： | CD2481 |
| 廠商： | Intel Corp. |
| 英文描述： | Programmable Four-Channel Communications Controller |
| 中文描述： | 可編程四通道通信控制器 |
| 文件頁數(shù)： | 149/222頁 |
| 文件大小： | 974K |
| 代理商： | CD2481 |
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Programmable Four-Channel Communications Controller
—
CD2481
Datasheet
149
Bit 5
Initialize channel
If any change is made to the Protocol Mode Select bits in the CMR (Channel Mode
register) or to the COR1 (Channel Option Register 1), the channel must be reinitial-
ized by this command. The command causes the internal protocol-specific registers
to be initialized.
Note:
If the Initialize Channel command is issued after a channel is already in operation, then a Clear
Channel command must be issued prior to, or coincident with, the Initialize Channel command.
Failure to observe this requirement will result in unpredictable device behavior.
Bit 4
Reset all
An on-chip firmware initialization of all channels is performed. All channel and glo-
bal parameters are reset to their power-on reset condition. This command is the
strongest the host can issue. None of the other command bits are interpreted if the
RESET ALL command is given. The host must re-initialize the CD2481 following
the execution of this command just as after a hardware power-on reset. When this
command is completed, the GFRCR is updated with the firmware revision code.
Bit 3
Enable transmitter
Enables the transmitter by setting TxEn bit in the CSR (Channel Status register). In
Asynchronous mode, this command also clears the transmit flow control options.
Bit 2
Disable transmitter
Disables the transmitter by clearing TxEn bit in the CSR. In Asynchronous mode,
the Transmit Flow Control bits are cleared.
Bit 1
Enable receiver
Enables the receiver by setting the RxEn bit in the CSR. In Asynchronous mode, the
Receive Flow Control bits are cleared.
Bit 0
Disable receiver
Disables the receiver by clearing the RxEn bit in the CSR. In Asynchronous mode,
the Receive Flow Control bits are cleared.
CCR Mode 2
Either one or both of the timers can be cleared with a single command. Note that if the running
timer value is 01h at the time this command is issued, there is a small chance that the timer expires
and causes a timer interrupt before the command is processed.
Bit 7
Must be one.
Bit 6
Clear timer 1
General timer 1 is cleared.
Register Name: CCR
Register Description: Channel Command Register, Mode 2
Default Value: x
’
00
Access: Byte Read/Write
Intel Hex Address: x
’
10
Motorola Hex Address: x
’
13
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
1
ClrT1
ClrT2
ClrRx
ClrTx
0
0
0
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