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參數(shù)資料
| 型號： | CD2481 |
| 廠商： | Intel Corp. |
| 英文描述： | Programmable Four-Channel Communications Controller |
| 中文描述： | 可編程四通道通信控制器 |
| 文件頁數(shù)： | 172/222頁 |
| 文件大小： | 974K |
| 代理商： | CD2481 |
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CD2481
—
Programmable Four-Channel Communications Controller
172
Datasheet
Bit 5
The end of a receive buffer has been reached. Used only for DMA supported trans-
mission. The end of one of the host-supplied receive buffers has been reached.
Bit 4
Reserved; returns
‘
0
’
when read
.
Bit 3
Status during buffer A or buffer B data transfer
0 = Buffer A
1 = Buffer B
Bits 2:0
Reserved; returns
‘
0
’
when read
.
9.5.2.5
Receive FIFO Output Count (RFOC)
Bits 7:5
Reserved; returns
‘
0
’
when read.
Bits 4:0
Receive data count
If the receive channel is interrupt driven, a non-zero value in this bit field is the num-
ber of data characters available for transfer within the current receive interrupt.
9.5.2.6
Receive Data Register (RDR)
This Virtual register accesses the receive data FIFO of a channel interrupting for receive data
transfer. This register address is used for all channels to transfer receive FIFO data to the host, if
programmed in Interrupt Transfer mode. Data must be read as bytes, and follows the rules listed in
Section 9.3
for the positioning of valid data on the bus. If the BYTESWAP pin is high, data is valid
on A/D[0
–
7], if BYTESWAP is low, data is valid on A/D[8
–
15]. This is true because the RDR is on
an even address.
Register Name: RFOC
Register Description: Receive FIFO Output Count Register
Default Value: x
’
00
Access: Byte Read Only
Intel Hex Address: x
’
33
Motorola Hex Address: x
’
30
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
0
0
0
RxCt4
RxCt3
RxCt2
RxCt1
RxCt0
Register Name: RDR
Register Description: Receive Data Register
Default Value: x
’
00
Access: Byte Read Only
Intel Hex Address: x
’
F8
Motorola Hex Address: x
’
F8
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
D7
D6
D5
D4
D3
D2
D1
D0
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
|---|---|
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