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參數(shù)資料
| 型號： | HYB25M128160C |
| 廠商： | SIEMENS AG |
| 英文描述： | 128-Mbit direct RDRAM(128 Mbit 直接 RDRAM) |
| 中文描述： | 128 - Mbit的直接的RDRAM（128兆直接的RDRAM） |
| 文件頁數(shù)： | 70/93頁 |
| 文件大?。?/td> | 919K |
| 代理商： | HYB25M128160C |
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Direct RDRAM
128/144-MBit (256K
×
16/18
×
32s)
Data Book
70
2.00
CMOS input low voltage -
over/undershoot voltage duration is less
than or equal to 5 ns
V
IL,CMOS
– 0.7
V
CMOS
/
2 – 0.4
V
–
CMOS input high voltage -
over/undershoot voltage duration is less
than or equal to 5 ns
V
IH,CMOS
V
CMOS
/
2 + 0.4
V
CMOS
+ 0.7
V
–
Quiet on ROW/COL bits during NAP/PDN
entry
t
NPQ
4
–
t
CYCLE
Figure 47
Offset between read data and CC packets
(same device)
t
READTOCC
12
–
t
CYCLE
Figure 51
Offset between CC packet and read data
(same device)
t
CCSAMTOREAD
8
–
t
CYCLE
Figure 51
CTM/CFM stable before NAP/PDN exit
t
CE
t
CD
t
FRM
2
–
t
CYCLE
t
CYCLE
t
CYCLE
Figure 48
CTM/CFM stable after NAP/PDN entry
100
–
Figure 47
ROW packet to COL packet ATTN
framing delay
7
–
Figure 46
Maximum time in NAP mode
t
NLIMIT
t
REF
t
CCTRL
–
10.0
μ
s
ms
Figure 45
Refresh interval
–
34
t
CYCLE
100 ms ms/
t
CY
32
Figure 50
Current control interval
CLE
ms
t
CYCLE
t
CYCLE
t
CYCLE
μ
s
Figure 51
Temperature control interval
t
TEMP
t
TCEN
t
TCAL
t
TCQUIET
t
PAUSE
–
100
Figure 23
TCE command to TCAL command
150
–
Figure 23
TCAL command to quiet window
2
2
Figure 23
Quiet window (no read data)
140
–
Figure 23
RDRAM delay (no RSL operations
allowed)
–
200.0
page 43
1)
MSE/MS are fields of the SKIP register. For this combination (skip override) the
t
DCW
parameter range is
effectively 0.0 to 0.0.
This parameter also applies to a -800 or -711 part when operated with
t
CYCLE
= 3.33 ns.
This parameter also applies to a -800 part when operated with
t
CYCLE
= 2.81 ns.
4)
t
and
t
H,MIN
for other
t
CYCLE
values can be interpolated between or extrapolated from the timings at the
3 specified
CYCLE
values.
5)
With
V
IL,CMOS
= 0.5
V
CMOS
– 0.6 V and
V
IH,CMOS
= 0.5
V
CMOS
+ 0.6 V
6)
Effective hold becomes
t
’ =
t
+ [PDNXA
×
64
×
t
SCYCLE
+
t
PDNXB,MAX
] – [PDNX
×
256
×
t
SCYCLE
]
if [PDNX
×
256
×
t
SCYCLE
] < [PDNXA
×
64
×
t
SCYCLE
+
PDNXB,MAX
Figure 48
.
2)
3)
Table 20
Timing Conditions
(cont’d)
Parameter
Symbol
Limit Values
Unit
Figure
min.
max.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| HYB25R128160C | 128-MBit Direct RDRAM(128 M位直接RDRAM) |
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| HYB25R144180C | 144-Mbit direct RDRAM(144 Mbit 直接 RDRAM) |
| HYB3116160BST-70 | 1M x 16-Bit Dynamic RAM 1k & 4k -Refresh |
| HYB3118160BST-70 | 1M x 16-Bit Dynamic RAM 1k & 4k -Refresh |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| HYB3116160BSJ-50 | 制造商:INFINEON 制造商全稱:Infineon Technologies AG 功能描述:1M x 16-Bit Dynamic RAM 1k & 4k -Refresh |
| HYB3116160BSJ-60 | 制造商:INFINEON 制造商全稱:Infineon Technologies AG 功能描述:1M x 16-Bit Dynamic RAM 1k & 4k -Refresh |
| HYB3116160BSJ-70 | 制造商:INFINEON 制造商全稱:Infineon Technologies AG 功能描述:1M x 16-Bit Dynamic RAM 1k & 4k -Refresh |
| HYB3116160BST-50 | 制造商:INFINEON 制造商全稱:Infineon Technologies AG 功能描述:1M x 16-Bit Dynamic RAM 1k & 4k -Refresh |
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