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參數(shù)資料
| 型號： | HYB25M128160C |
| 廠商： | SIEMENS AG |
| 英文描述： | 128-Mbit direct RDRAM(128 Mbit 直接 RDRAM) |
| 中文描述： | 128 - Mbit的直接的RDRAM（128兆直接的RDRAM） |
| 文件頁數(shù)： | 68/93頁 |
| 文件大?。?/td> | 919K |
| 代理商： | HYB25M128160C |
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Direct RDRAM
128/144-MBit (256K
×
16/18
×
32s)
Data Book
68
2.00
Table 19
Electrical Conditions
Parameter and Conditions
Symbol
Limit Values
Unit
min.
max.
Junction temperature under bias
T
J
V
DD
,
V
DDA
V
DD,N,
V
DDA,N
–
-
100
°
C
Supply voltage
2.50 – 0.13
2.50 + 0.13 V
Supply voltage droop (DC) during NAP interval
(
t
NLIMIT
)
Supply voltage ripple (AC) during NAP interval
(
t
NLIMIT
)
Supply voltage for CMOS pins (2.5 V
controllers)
Supply voltage for CMOS pins (1.8 V
controllers)
2.0
%
V
DD,N,
V
DDA,N
– 2.0
2.0
%
V
CMOS
2.50 – 0.13
1.80 – 0.1
2.50 + 0.25
1.80 + 0.2
V
V
Termination voltage
V
TERM
V
REF
V
DIL
V
DIH
V
DIS
A
DI
1.80 – 0.1
1.80 + 0.1
V
Reference voltage
1.40 – 0.2
V
REF
– 0.5
V
REF
+ 0.2
0.4
1.40 + 0.2
V
REF
– 0.2
V
REF
+ 0.5
1.0
V
RSL data input - low voltage
V
RSL data input - high voltage
RSL data input swing:
V
DIS
=
V
DIH
–
V
DIL
RSL data asymmetry:
A
DI
= [(
V
DIH
–
V
REF
) +
(
V
DIL
–
V
REF
)]/
V
RSL clock input - crossing point of true and
complement signals
V
V
0
– 20
%
V
X
1.3
1.8
V
RSL clock input - common mode
V
CM
= (
V
CIH
+
V
CIL)
/2
RSL clock input swing:
V
CIS
=
V
CIH
–
V
CIL
(CTM, CTMN pins).
RSL clock input swing:
V
CIS
=
V
CIH
–
V
CIL
(CFM, CFMN pins).
V
CM
1.4
1.7
V
V
CIS,CTM
0.35
0.70
V
V
CIS,CFM
0.125
0.70
V
CMOS input low voltage
V
IL,CMOS
– 0.3
V
CMOS
/
2 – 0.25
V
CMOS
+ 0.3
V
CMOS input high voltage
V
IH,CMOS
V
CMOS
/
2 + 0.25
V
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