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參數(shù)資料
| 型號： | HYB25M128160C |
| 廠商： | SIEMENS AG |
| 英文描述： | 128-Mbit direct RDRAM(128 Mbit 直接 RDRAM) |
| 中文描述： | 128 - Mbit的直接的RDRAM（128兆直接的RDRAM） |
| 文件頁數(shù)： | 20/93頁 |
| 文件大小： | 919K |
| 代理商： | HYB25M128160C |
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Direct RDRAM
128/144-MBit (256K
×
16/18
×
32s)
Data Book
20
2.00
COL-to-COL Packet Interaction
Figure 8
COL-to-COL Packet Interaction-Timing
Figure 8
shows three arbitrary packets on the COL pins. Packets “b” and “c” must be separated by
an interval
t
CCDELAY
which depends upon the command and address values in all three packets.
Table 13
summarizes the
t
CCDELAY
values for all possible cases.
Cases CC1 through CC5 summarize the rules for every situation other than the case when COPb
is a WR command and COPc is a RD command. In CC3, when a RD command is followed by a WR
command, a gap of
t
CAC
–
t
CWD
must be inserted between the two COL packets. See
Figure 4
for
more explanation of why this gap is needed. For cases CC1, CC2, CC4, and CC5, there is no
restriction (
t
CCDELAY
is
t
CC
).
Table 12
ROW-to-COL Packet Interaction - Rules
Case #
ROPa
Da
Ba
Ra
COPb
Db
Bb
Cb1
t
RCDELAY
Example
RC1
ACT
Da
Ba
Ra
NOCOP, RD, retire
/= Da
xxxx
x…x
0
–
RC2
ACT
Da
Ba
Ra
NOCOP
== Da
xxxx
x…x
0
–
RC3
ACT
Da
Ba
Ra
RD, retire
== Da
/= {Ba, Ba+1, Ba-1}
x…x
0
–
RC4
ACT
Da
Ba
Ra
RD, retire
== Da
== {Ba+1, Ba-1}
x…x
Illegal
–
RC5
ACT
Da
Ba
Ra
RD, retire
== Da
== Ba
x…x
t
RCD
Figure 15
RC6
PRER
Da
Ba
Ra
NOCOP, RD, retire
/= Da
xxxx
x…x
0
–
RC7
PRER
Da
Ba
Ra
NOCOP
== Da
xxxx
x…x
0
–
RC8
PRER
Da
Ba
Ra
RD, retire
== Da
/= {Ba, Ba+1, Ba-1}
x…x
0
–
RC9
PRER
Da
Ba
Ra
RD, retire
== Da
== {Ba+1, Ba-1}
x…x
Illegal
–
Transaction b: COPb
Transaction c: COPc
Transaction a: COPa
DQB8...0
DQA8...0
b1 = {Db, Bb, Cb1}
c1 = {Dc, Bc, Cc1}
a1 = {Da, Ba, Ca1}
SPT04212
COL4...COL0
ROW2...
ROW0
CTM/CFM
T0
T1
T3
T2
T4
T17
T11
T8
CCDELAY
t
T5
T6
T7
T9 T10
T14
T12 T13
T15 T16
T18 T19
COPa a1
COPb b1
COPc c1
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