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參數(shù)資料
| 型號： | HYB25M128160C |
| 廠商： | SIEMENS AG |
| 英文描述： | 128-Mbit direct RDRAM(128 Mbit 直接 RDRAM) |
| 中文描述： | 128 - Mbit的直接的RDRAM（128兆直接的RDRAM） |
| 文件頁數(shù)： | 55/93頁 |
| 文件大小： | 919K |
| 代理商： | HYB25M128160C |
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Data Book
55
2.00
Direct RDRAM
128/144-MBit (256K
×
16/18
×
32s)
Figure 38
PDNX Register
Figure 39
TPARM Register
11
14
0
0
15
0
13 12
Address: 047
16
Control Register: PDNX
10 9
PDNX12...0
7
8
6
3
5
4
2
1
0
Read/write register.
Reset value is undefined
PDNX4...0 - PDN Exit Phase A plus B. This field
specifies the number of (256 * SCK cycle) units
during the first plus second phases for exiting
PDN mode. It should satisfy:
PDNX * 256 *
t
SCYCLE
≥
PDNXA * 64 *
t
SCYCLE
+
t
PDNXB, MAX
If this equation can’t be satisfied, then the
maximum PDNX value should be written, and
the
t
S4
/
t
H4
timing window will be modified (seeFigure 49).
Do not set this field to zero.
Note - only PDNX2...0 are implemented.
Note -
t
SCYCLE
is
t
CYCLE1
(SCK cycle time).
SPD04284
11
0
14
0
0
15
0
0
13 12
Address: 048
16
Control Register: TPARM
0
0
10 9
0
0
7
8
6
TCDLY0
3
TCLS
5
4
2
1
TCAS
0
Read/write register.
Reset value is undefined.
TCAS1..0 - Specifies the
t
CAS-C
core parameter in
t
CYCLE
units. This should be “10” (2 *
t
CYCLE
).
TCLS1..0 - Specifies the
t
CLS-C
core parameter in
t
CYCLE
units. Should be “10” (2 *
t
CYCLE
).
TCDLY0 - Specifies the
t
CDLY0-C
core parameter in
t
CYCLE
units. This adds a programmable delay to
Q (read data) packets, permitting round trip read
delay to all devices to be equalized. This field may
be written with the values “010” (2 *
t
CYCLE
)
through “101” (5 *
t
CYCLE
).
The equations relating the core parameters to the
datasheet parameters follow:
t
CAS-C
= 2 *
t
CYCLE
t
CLS-C
= 2 *
t
CYCLE
t
CPS-C
= 1 *
t
CYCLE
Not programmable
t
OFFP
=
t
CPS-C
+
t
CAS-C
+
t
CLS-C
- 1 *
t
CYCLE
= 4 *
t
CYCLE
t
RCD
=
t
RCD-C
+ 1 *
t
CYCLE
-
t
CLS-C
=
t
RCD-C
- 1 *
t
CYCLE
t
CAC
= 3 *
t
CYCLE
+
t
CLS-C
+
t
CDLY0-C
+
t
CDLY1-C
(see table below for programming ranges)
TCDLY0
010
011
011
011
100
101
TCDLY1
000
000
001
010
010
010
not allowed
8 *
t
CYCLE
9 *
t
CYCLE
10 *
t
CYCLE
11 *
t
CYCLE
12*
t
CYCLE
t
CDLY0-C
2 *
t
CYCLE
3 *
t
CYCLE
3 *
t
CYCLE
3 *
t
CYCLE
4 *
t
CYCLE
5 *
t
CYCLE
t
CDLY1-C
0 *
t
CYCLE
0 *
t
CYCLE
1 *
t
CYCLE
2 *
t
CYCLE
2 *
t
CYCLE
2 *
t
CYCLE
7 *
t
CYCLE
8 *
t
CYCLE
9 *
t
CYCLE
10 *
t
CYCLE
11 *
t
CYCLE
12*
t
CYCLE
t
CAS
@
t
CYCLE
= 3.3 ns
t
CAS
@
t
CYCLE
= 2,5 ns
SPD04285
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