參數(shù)資料
型號(hào)： XRT86SH221IB
廠商： EXAR CORP
元件分類： 數(shù)字傳輸電路
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： DATACOM, FRAMER, PBGA388
封裝： 27 X 27 MM, PLASTIC, BGA-388
文件頁數(shù)： 5/353頁
文件大?。?/td> 2330K
代理商： XRT86SH221IB
第1頁第2頁第3頁第4頁當(dāng)前第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁第251頁第252頁第253頁第254頁第255頁第256頁第257頁第258頁第259頁第260頁第261頁第262頁第263頁第264頁第265頁第266頁第267頁第268頁第269頁第270頁第271頁第272頁第273頁第274頁第275頁第276頁第277頁第278頁第279頁第280頁第281頁第282頁第283頁第284頁第285頁第286頁第287頁第288頁第289頁第290頁第291頁第292頁第293頁第294頁第295頁第296頁第297頁第298頁第299頁第300頁第301頁第302頁第303頁第304頁第305頁第306頁第307頁第308頁第309頁第310頁第311頁第312頁第313頁第314頁第315頁第316頁第317頁第318頁第319頁第320頁第321頁第322頁第323頁第324頁第325頁第326頁第327頁第328頁第329頁第330頁第331頁第332頁第333頁第334頁第335頁第336頁第337頁第338頁第339頁第340頁第341頁第342頁第343頁第344頁第345頁第346頁第347頁第348頁第349頁第350頁第351頁第352頁第353頁
PRELIMINARY
XRT86SH221
II
REV. P1.0.5
SDH-TO-PDH FRAMER/MAPPER WITH INTEGRATED 21-CHANNEL E1 SH LIU
F
IGURE
15. T
OP
L
EVEL
B
LOCK
D
IAGRAM
........................................................................................................................................ 42
4.6 INTERRUPTS AND STATUS ............................................................................................................................ 43
F
IGURE
16. I
NTERRUPT
H
IERARCHY
............................................................................................................................................... 43
4.7 INTERRUPT PROCESSING AND CONTROL .................................................................................................. 44
4.8 STM-0/1 RECEIVE TRANSPORT PROCESSOR.............................................................................................. 44
F
IGURE
17. BYTE_ALIGN B
LOCK
F
UNCTIONAL
D
IAGRAM
.............................................................................................................. 44
T
ABLE
1: 16-
BYTE
FRAME
FOR
T
RAIL
API
D
..................................................................................................................................... 49
F
IGURE
18. R
ECEIVE
T
RACE
B
UFFER
M
EMORY
............................................................................................................................... 50
T
ABLE
2: A
DDRESSING
S
CHEME
U
SED
TO
A
CCESS
THE
SDH OH B
YTES
........................................................................................ 51
F
IGURE
19. R
ECEIVE
T
RANSPORT
O
VERHEAD
I
NTERFACE
T
IMING
................................................................................................... 52
STM-0/1 RECEIVE PATH PROCESSOR................................................................................................. 53
F
IGURE
20. P
OINTER
P
ROCESSING
FSM........................................................................................................................................ 55
T
ABLE
3: SDH P
OINTER
E
VENT
T
YPES
.......................................................................................................................................... 55
F
IGURE
21. C
ONCATENATED
P
OINTER
I
NDICATOR
P
ROCESSING
FSM.............................................................................................. 57
T
ABLE
4: RDI-P S
ETTINGS
AND
I
NTERPRETATION
........................................................................................................................... 58
T
ABLE
5: STS S
IGNAL
L
ABEL
M
ISMATCH
D
EFECT
C
ONDITIONS
....................................................................................................... 59
T
ABLE
6: T
RUTH
T
ABLE
FOR
P
ATH
L
ABEL
E
RROR
C
ONDITIONS
....................................................................................................... 59
F
IGURE
22. P
ATH
O
VERHEAD
I
NTERFACE
T
IMING
............................................................................................................................ 62
F
IGURE
23. T
RANSMIT
T
RANSPORT
O
VERHEAD
I
NTERFACE
T
IMING
................................................................................................. 63
4.9 TELECOM BUS INTERFACE............................................................................................................................ 68
4.9.1 TRANSMIT TELECOM BUS......................................................................................................................................... 68
F
IGURE
24. T
RANSMIT
T
ELECOM
B
US
I
NTERFACE
T
IMING
................................................................................................................ 68
4.9.2 2KHZ MODE IN STM-1 ................................................................................................................................................. 69
F
IGURE
25. C1J1V1 P
ULSE
IN
STM-1 2
K
H
Z
M
ODE
........................................................................................................................ 69
4.9.3 RECEIVE TELECOM BUS............................................................................................................................................ 69
F
IGURE
26. R
ECEIVE
T
ELECOM
B
US
I
NTERFACE
T
IMING
.................................................................................................................. 69
4.10 VT MAPPER .................................................................................................................................................... 71
F
IGURE
27. I
NTERNAL
B
US
S
TRUCTURE
......................................................................................................................................... 71
F
IGURE
28. M
ID
B
US
I
NTERFACE
.................................................................................................................................................... 73
F
IGURE
29. SDH
TO
VTM
DATA
TRANSFER
WITH
ZERO
POINTER
OFFSET
......................................................................................... 73
F
IGURE
30. VTM
TO
SDH
DATA
TRANSFER
.................................................................................................................................... 74
F
IGURE
31. E1 I
NTERFACE
T
IMING
(I
NTERNAL
TO
THE
C
HIP
)........................................................................................................... 75
F
IGURE
32. E1 I
NTERFACE
T
IMING
(E1
SYNCHRONOUS
MAPPING
, I
NTERNAL
TO
THE
C
HIP
)............................................................... 75
T
ABLE
7: V5 - VT P
ATH
E
RROR
C
HECKING
, S
IGNAL
L
ABEL
AND
P
ATH
S
TATUS
................................................................................ 76
T
ABLE
8: N2
BYTE
STRUCTURE
...................................................................................................................................................... 78
T
ABLE
9:
B
7-
B
8
MULTIFRAME
STRUCTURE
....................................................................................................................................... 79
T
ABLE
10: S
TRUCTURE
OF
FRAMES
# 73 - 76
OF
THE
B
7-
B
8
MULTIFRAME
....................................................................................... 79
T
ABLE
11: K4 (
B
5-
B
7)
CODING
AND
INTERPRETATION
...................................................................................................................... 81
T
ABLE
12: Z7/K4 - VT P
ATH
G
ROWTH
AND
VT P
ATH
R
EMOTE
D
EFECT
I
NDICATION
........................................................................ 81
F
IGURE
33. MKP (M
AKE
P
AYLOAD
),
ONE
OF
SEVEN
MKG : M
AKE
VT/TU G
ROUP
........................................................................... 82
F
IGURE
34. MKP (M
AKE
P
AYLOAD
), VT/TU G
ROUP
I
NTERLEAVING
................................................................................................. 83
F
IGURE
35. M
AKE
T
RIBUTARY
(MKT)............................................................................................................................................. 84
F
IGURE
36. E
XTRACT
P
AYLOAD
(XTP)........................................................................................................................................... 85
F
IGURE
37. R
EFERENCE
C
LOCKS
G
ENERATOR
(RCG).................................................................................................................... 86
DATA INTERFACE BETWEEN SDH/FRAMER AND MAPPER .............................................................. 87
F
IGURE
38. R
ECEIVE
SDH/F
RAMER
-ATM I
NTERFACE
..................................................................................................................... 87
F
IGURE
39. T
RANSMIT
SDH/F
RAMER
M
APPER
I
NTERFACE
............................................................................................................... 87
F
IGURE
40. E1 F
RAMER
S
YNCHRONIZATION
F
LOW
D
IAGRAM
.......................................................................................................... 88
F
IGURE
41. F
LOW
OF
CRC-4
MULTIFRAME
ALIGNMENT
FOR
INTERWORKING
.................................................................................... 90
4.11 E1 PHY LOOPBACK DIAGNOSTICS............................................................................................................. 93
4.11.1 E1 LOOPBACKS......................................................................................................................................................... 93
F
IGURE
42. E1 F
ACILITY
L
OOPBACK
............................................................................................................................................... 93
4.11.2 E1 FACILITY I/O LOOPBACK.................................................................................................................................... 94
F
IGURE
43. E1 F
ACILITY
I/O L
OOPBACK
......................................................................................................................................... 94
4.11.3 E1 MODULE LOOPBACK ......................................................................................................................................... 95
F
IGURE
44. E1
MODULE
L
OOPBACK
................................................................................................................................................ 95
4.11.4 ALARM AND AUTO AIS............................................................................................................................................. 96
F
IGURE
45. E1 A
UTO
AIS I
NSERTION
............................................................................................................................................. 96
T
ABLE
13: E1
TO
STM-0 -
RESPONSE
TIME
< 125
US
..................................................................................................................... 96
T
ABLE
14: STM-0
TO
E1 -
RESPONSE
TIME
< 125
USEC
................................................................................................................. 96
5.0 ANALOG FRONT END / LINE INTERFACE UNIT (LIU) SECTION...................................................... 98
F
IGURE
46. S
IMPLIFIED
B
LOCK
D
IAGRAM
OF
THE
LIU S
ECTION
....................................................................................................... 98
5.1 TRANSMIT LINE INTERFACE UNIT................................................................................................................. 99
5.1.1 JITTER ATTENUATOR................................................................................................................................................. 99
5.1.2 TAOS (TRANSMIT ALL ONES).................................................................................................................................... 99
相關(guān)PDF資料
PDF描述
XRT86SH328 Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
XRT86SH328_07 Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
XRT86SH328IB Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
XRT86VL32_1 Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
XRT86VL32_2 Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
XRT86SH221IB-F 功能描述:網(wǎng)絡(luò)控制器與處理器 IC SDH-TO-PDH, VT/TU INTGR 21 CHNL 2FRAME RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
XRT86SH221OR 功能描述:網(wǎng)絡(luò)控制器與處理器 IC RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
XRT86SH328 制造商:EXAR 制造商全稱:EXAR 功能描述:28-CHANNEL SONET/SDH VT MAPPER REGISTER DESCRIPTION WITH M13
XRT86SH328_07 制造商:EXAR 制造商全稱:EXAR 功能描述:28-CHANNEL DS1/E1 FRAMER/LIU WITH DS3 MUX & VT-MAPPER - SONET
XRT86SH328_08 制造商:EXAR 制造商全稱:EXAR 功能描述:28-CHANNEL SONET/SDH VT MAPPER REGISTER DESCRIPTION WITH M13
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。

采購需求

(若只采購一條型號(hào)，填寫一行即可)

發(fā)布成功！您可以繼續(xù)發(fā)布采購。也可以進(jìn)入我的后臺(tái)，查看報(bào)價(jià)

發(fā)布成功！您可以繼續(xù)發(fā)布采購。也可以進(jìn)入我的后臺(tái)，查看報(bào)價(jià)

*型號(hào) *數(shù)量 廠商 批號(hào) 封裝
添加更多采購

我的聯(lián)系方式

*
*
*