參數資料
型號： XRT86SH221IB
廠商： EXAR CORP
元件分類： 數字傳輸電路
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： DATACOM, FRAMER, PBGA388
封裝： 27 X 27 MM, PLASTIC, BGA-388
文件頁數： 136/353頁
文件大?。?/td> 2330K
代理商： XRT86SH221IB
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XRT86SH221
PRELIMINARY
127
SDH-TO-PDH FRAMER/MAPPER WITH INTEGRATED 21-CHANNEL E1 SH LIU
REV. P1.0.5
BIT 7 - Change of Signal Failure (SF) Defect Condition Interrupt Status
This RESET-upon-READ bit-field indicates whether or not the Change of SF Defect Condition Interrupt has occurred
since the last read of this register. The Receive STM-0 TOH Processor block will generate this interrupt in response to
either of the following events.
Whenever the Receive STM-0 TOH Processor block declares the SF Defect Condition.
Whenever the Receive STM-0 TOH Processor block clears the SF Defect Condition.
0 - Indicates that the Change of SF Defect Condition Interrupt has NOT occurred since the last read of this register.
1 - Indicates that the Change of SF Defect Condition Interrupt has occurred since the last read of this register.
N
OTE
:
The user can determine whether or not the SF defect condition is currently being declared by reading out the
state of BIT 4( SF Defect Declared) within the Receive STM-0 Transport Status Register - Byte 0 (Address
Location= 0x0207).
BIT 6 - Change of Signal Degrade (SD) Defect Condition Interrupt Status
This RESET-upon-READ bit-field indicates whether or not the Change of SD Defect Condition Interrupt has occurred
since the last read of this register. The Receive STM-0 TOH Processor block will generate this interrupt in response to
either of the following events.
Whenver the Receive STM-0 TOH Processor block declares the SD Defect Condition.
Whenever the Receive STM-0 TOH Processor block clears the SD Defect Condition.
0 - Indicates that the Change of SD Defect Condition Interrupt has NOT occurred since the last read of this register.
1 - Indicates that the Change of SD Defect Condition Interrupt has occurred since the last read of this register.
N
OTE
:
The user can determine whether or not the SD Defect condition is currently being declareds by reading out the
state of BIT 3 (SD Defect Declared) within the Receive STM-0 Transport Status Register - Byte 0 (Address
Location= 0x0207).
BIT 5 - Detection of REI-L (Line - Remote Error Indicator) Event Interrupt Status
This RESET-upon-READ bit-field indicates whether or not the Detection of REI-L Event Interrupt has occurred since the
last read of this register. The Receive STM-0 TOH Processor block will generate this interrupt anytime it detects an
REI-L event within the incoming STM-0 data-stream.
0 - Indicates that the Detection of REI-L Event Interrupt has NOT occurred since the last read of this register.
1 - Indicates that the Detection of REI-L Event Interrupt has occurred since the last read of this register.
BIT 4 - Detection of B2 Byte Error Interrupt Status
This RESET-upon-READ bit-field indicates whether or not the Detection of B2 Byte Error Interrupt has occurred since
the last read of this register. The Receive STM-0 TOH Processor block will generate this interrupt anytime it detects a
B2 byte error within the incoming STM-0 data-stream.
0 - Indicates that the Detection of B2 Byte Error Interrupt has NOT occurred since the last read of this register.
1 - Indicates that the Detection of B2 Byte Error Interrupt has occurred since the last read of this register.
BIT 3 = Detection of B1 Byte Error Interrupt Status
This RESET-upon-READ bit-field indicates whether or not the Detection of B1 Byte Error Interrupt has occurred since
the last read of this register. The Receive STM-0 TOH Processor block will generate this interrupt anytime it detects a
B1 byte error within the incoming STM-0 data-stream.
T
ABLE
56: R
ECEIVE
STM-0/STM-1 T
RANSPORT
I
NTERRUPT
S
TATUS
R
EGISTER
0 (RTISR0 = 0
X
020B)
BIT 7
BIT 6
BIT 5
BIT 4
BIT 3
BIT 2
BIT 1
BIT 0
Change of
SF Defect
ConditionIn-
terrupt Sta-
tus
Change of
SD Defect
Condition
Interrupt Sta-
tus
Detection of
REI-L Event
Error Inter-
rupt Status
Detection of
B2 Byte
Error Inter-
rupt Status
Detection of
B1 Byte
Error Inter-
rupt Status
Change of
LOF Defect
Condition
Interrupt Sta-
tus
Change of
SEF Defect
Interrupt Sta-
tus
Change of
LOS Defect
Condition
Interrupt Sta-
tus
RUR
RUR
RUR
RUR
RUR
RUR
RUR
RUR
0
0
0
0
0
0
0
0
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PDF描述
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參數描述
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XRT86SH221OR 功能描述:網絡控制器與處理器 IC RoHS:否 制造商:Micrel 產品:Controller Area Network (CAN) 收發(fā)器數量: 數據速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
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