參數(shù)資料
型號(hào)： XRT86SH221IB
廠商： EXAR CORP
元件分類： 數(shù)字傳輸電路
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： DATACOM, FRAMER, PBGA388
封裝： 27 X 27 MM, PLASTIC, BGA-388
文件頁(yè)數(shù)： 4/353頁(yè)
文件大?。?/td> 2330K
代理商： XRT86SH221IB
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XRT86SH221
PRELIMINARY
I
SDH-TO-PDH FRAMER/MAPPER WITH INTEGRATED 21-CHANNEL E1 SH LIU
TABLE OF CONTENTS
REV. P1.0.5
GENERAL DESCRIPTION................................................................................................ 1
F
IGURE
1. S
IMPLIFIED
B
LOCK
D
IAGRAM
............................................................................................................................................ 1
P
ACKAGE
O
RDERING
I
NFORMATION
...................................................................................................... 1
FEATURES........................................................................................................................ 2
TABLE OF CONTENTS......................................................................................................
I
1.0 PIN DESCRIPTIONS................................................................................................................................ 4
1.1 MICROPROCESSOR INTERFACE PINS............................................................................................................ 4
1.2 BOUNDARY SCAN AND OTHER TEST PINS.................................................................................................... 6
1.3 GENERAL PURPOSE INPUT AND OUTPUT PINS............................................................................................ 7
1.4 TIMING AND CLOCK SIGNALS.......................................................................................................................... 7
1.5 LOW SPEED LINE INTERFACE SIGNALS ........................................................................................................ 9
1.6 HIGH SPEED SERIAL INTERFACE.................................................................................................................. 12
1.7 HIGH SPEED TELECOM BUS INTERFACE.................................................................................................... 13
1.8 HIGH SPEED SECTION AND PATH OVERHEAD BUS................................................................................... 15
1.9 HIGH SPEED TU POH OVERHEAD BUS......................................................................................................... 16
1.10 POWER AND GROUND PINS......................................................................................................................... 18
2.0 APPLICATIONS AND PHYSICAL INTERFACE GENERAL OVERVIEW............................................. 20
F
IGURE
2. A
PPLICATION
D
IAGRAM
.................................................................................................................................................. 20
2.1 PHYSICAL INTERFACE.................................................................................................................................... 21
F
IGURE
3. S
IMPLIFIED
B
LOCK
D
IAGRAM
OF
THE
P
HYSICAL
I
NTERFACE
............................................................................................. 21
2.2 TELECOM BUS INTERFACE............................................................................................................................ 22
F
IGURE
4. S
IMPLIFIED
B
LOCK
D
IAGRAM
OF
THE
T
ELECOM
B
US
I
NTERFACE
...................................................................................... 22
2.3 STM-0 SERIAL INTERFACE SDH FRAME SYNCHRONIZATION AND TIMING INTERFACE....................... 23
F
IGURE
5. S
IMPLIFIED
B
LOCK
D
IAGRAM
OF
THE
S
ERIAL
P
ORT
I
NTERFACE
....................................................................................... 23
2.4 SDH FRAME SYNCHRONIZATION AND TIMING INTERFACE ...................................................................... 24
F
IGURE
6. S
IMPLIFIED
B
LOCK
D
IAGRAM
OF
THE
SDH F
RAME
S
YNCHRONIZATION
............................................................................. 24
2.5 SDH OVERHEAD ADD-DROP INTERFACES .................................................................................................. 25
F
IGURE
7. S
IMPLIFIED
B
LOCK
D
IAGRAM
OF
THE
SDH O
VERHEAD
A
DD
-D
ROP
I
NTERFACE
................................................................. 25
2.6 E1 SHORT HAUL LINE INTERFACE................................................................................................................ 26
2.7 E1 TIMING INTERFACE.................................................................................................................................... 27
2.8 MICROPROCESSOR INTERFACE................................................................................................................... 27
3.0 FUNCTIONAL DESCRIPTION............................................................................................................... 28
F
IGURE
8. F
UNCTIONAL
B
LOCK
D
IAGRAM
........................................................................................................................................ 28
3.1 INGRESS DATA PATH FUNCTIONAL BLOCKS............................................................................................. 29
F
IGURE
9. S
IMPLIFIED
B
LOCK
D
IAGRAM
OF
THE
I
NGRESS
D
ATA
P
ATH
.............................................................................................. 29
3.2 E1 RECEIVE LIU (RXE1LIU)............................................................................................................................. 29
3.3 TRANSMIT LOW-ORDER (TU) OVERHEAD INSERTION BUS (TXTUPOH).................................................. 29
3.4 VC-12/TU-12 TRANSMIT LOW-ORDER MAPPER AND OVERHEAD PROCESSOR (TXLOPOHPROC)...... 30
3.5 VC-12 TRANSMIT CROSS-CONNECT (TXVC12XC)....................................................................................... 30
3.6 TRANSMIT SDH SOH/POH INSERTION BUS (TXOH) .................................................................................... 30
3.7 SDH TRANSMIT MAPPER AND PATH OVERHEAD PROCESSOR (TXPOHPROC)..................................... 31
3.8 SDH TRANSMIT FRAMER AND SECTION OVERHEAD PROCESSOR (TXSOHPROC)............................... 32
3.9 TRANSMIT TELECOM BUS (TXTBUS)............................................................................................................ 33
3.10 EGRESS DATA PATH FUNCTIONAL BLOCKS ............................................................................................ 34
F
IGURE
10. S
IMPLIFIED
B
LOCK
D
IAGRAM
OF
THE
E
GRESS
D
ATA
P
ATH
............................................................................................ 34
3.11 RECEIVE TELECOM BUS (RXTBUS)............................................................................................................. 34
3.12 SDH RECEIVE FRAMER AND SECTION OVERHEAD PROCESSOR (RXSOHPROC) ............................... 35
3.13 SDH RECEIVE MAPPER AND PATH OVERHEAD PROCESSOR (RXPOHPROC) ..................................... 36
4.0 VOYAGER-LITE HARDWARE ARCHITECTURE AND ALGORITHMS ............................................... 37
F
IGURE
11. V
OYAGER
-L
ITE
A
RCHITECTURE
.................................................................................................................................... 37
4.1 MULTIPLEXING STRUCTURE.......................................................................................................................... 38
F
IGURE
12. M
ULTIPLEXING
STRUCTURE
.......................................................................................................................................... 38
4.2 FUNCTIONAL BLOCKS.................................................................................................................................... 39
4.3 SDH TRANSMIT DATA FLOW.......................................................................................................................... 39
F
IGURE
13. SDH T
RANSMITTER
G
ENERAL
S
TRUCTURE
................................................................................................................... 40
4.4 SDH RECEIVE DATA FLOW............................................................................................................................. 40
F
IGURE
14. G
ENERAL
C
OMPOSITION
OF
A
SDH STM-N R
ECEIVER
................................................................................................. 41
4.5 VT MAPPER...................................................................................................................................................... 41
相關(guān)PDF資料
PDF描述
XRT86SH328 Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
XRT86SH328_07 Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
XRT86SH328IB Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
XRT86VL32_1 Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
XRT86VL32_2 Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
XRT86SH221IB-F 功能描述:網(wǎng)絡(luò)控制器與處理器 IC SDH-TO-PDH, VT/TU INTGR 21 CHNL 2FRAME RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
XRT86SH221OR 功能描述:網(wǎng)絡(luò)控制器與處理器 IC RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
XRT86SH328 制造商:EXAR 制造商全稱:EXAR 功能描述:28-CHANNEL SONET/SDH VT MAPPER REGISTER DESCRIPTION WITH M13
XRT86SH328_07 制造商:EXAR 制造商全稱:EXAR 功能描述:28-CHANNEL DS1/E1 FRAMER/LIU WITH DS3 MUX & VT-MAPPER - SONET
XRT86SH328_08 制造商:EXAR 制造商全稱:EXAR 功能描述:28-CHANNEL SONET/SDH VT MAPPER REGISTER DESCRIPTION WITH M13
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