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參數(shù)資料
| 型號(hào)： | UPD703270GF-XXX-JBT |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, MROM, 20 MHz, RISC MICROCONTROLLER, PQFP100 |
| 封裝： | 14 X 20 MM, PLASTIC, QFP-100 |
| 文件頁數(shù)： | 83/1080頁 |
| 文件大小： | 6965K |
| 代理商： | UPD703270GF-XXX-JBT |
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APPENDIX D REVISION HISTORY
User’s Manual U16541EJ4V0UD
1072
(3/4)
Page
Description
pp. 529, 530
Addition of description and modification of 16.4 (1) CSIBn control register 0 (CBnCTL0)
p. 535
Modification of 16.5.1 Single transfer mode (master mode, transmission/reception mode)
p. 536
Modification of 16.5.2 Single transfer mode (master mode, reception mode)
p. 537
Modification of 16.5.3 Continuous mode (master mode, transmission/reception mode)
p. 538
Modification of 16.5.4 Continuous mode (master mode, reception mode)
p. 539
Modification of 16.5.5 Continuous reception mode (error)
p. 540
Modification of 16.5.6 Continuous mode (slave mode, transmission/reception mode)
p. 541
Modification of 16.5.7 Continuous mode (slave mode, reception mode)
pp. 542, 543
Addition of Caution to 16.5.8 Clock timing
p. 544
Modification of 16.6 (1) SCKBn pin
p. 553
Addition of 16.9 Cautions (3)
p. 558
Modification of Figure 17-4 Block Diagram of I
2C0n
p. 561
Addition of 17.3 Configuration (13)
pp. 562, 565,
566
Addition and modification of description to 17.4 (1) IIC control registers 0 to 2 (IICC0 to IICC2)
pp. 567, 568
Addition and modification of description to 17.4 (2) IIC status registers 0 to 2 (IICS0 to IICS2)
p. 571
Addition of description to 17.4 (3) IIC flag registers 0 to 2 (IICF0 to IICF2)
p. 572
Addition of description to 17.4 (4) IIC clock select registers 0 to 2 (IICCL0 to IICCL2)
p. 573
Addition of description to 17.4 (5) IIC function expansion registers 0 to 2 (IICX0 to IICX2)
p. 576
Addition of description to 17.4 (8) IIC shift registers 0 to 2 (IIC0 to IIC2)
p. 577
Addition of description to 17.4 (9) Slave address registers 0 to 2 (SVA0 to SVA2)
p. 586
Addition of 17.6.7 Wait state cancellation method
p. 587
Modification of 17.7.1 (1) Start ~ Address ~ Data ~ Data ~ Stop (normal transmission/reception)
p. 588
Modification of 17.7.1 (2) Start ~ Address ~ Data ~ Start ~ Address ~ Data ~ Stop (restart)
p. 604
Addition of <1> to 17.7.6 (6) When arbitration loss occurs due to low level of SDA0n pin when
attempting to generate a restart condition
p. 605
Addition of <1> to 17.7.6 (7) When arbitration loss occurs due to a stop condition when attempting to
generate a restart condition
p. 606
Addition of <1> to 17.7.6 (8) When arbitration loss occurs due to low level of SDA0n pin when
attempting to generate a stop condition
p. 622
Modification of Figure 17-21 Slave Operation Flowchart (1)
pp. 696, 697
Modification of Figure 18-32 Slave Transmission (Interval of Interrupt Request Signal Occurrence) and
Figure 18-33 Slave Reception (Interval of Interrupt Request Signal Occurrence)
p. 745
Addition of Caution to 19.6 Registers
p. 843
Addition of Caution 4 to 20.3 (1) DMA source address registers 0 to 3 (DSA0 to DSA3)
p. 844
Addition of Caution 4 to 20.3 (2) DMA destination address registers 0 to 3 (DDA0 to DDA3)
p. 845
Addition of Caution 2 to 20.3 (3) DMA byte count registers 0 to 3 (DBC0 to DBC3)
p. 865
Modification of 21.3 (2) CRC data register (CRCD)
p. 877
Addition of Note in Figure 22-4 Software Reset Processing
p. 907
Modification of 23.3 Cautions
p. 909
Modification of Figure 24-1 Status Transition
p. 915
Addition of Caution 2 to 24.4.1 Setting and operation status
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