參數(shù)資料
型號： UPD703270GF-XXX-JBT
元件分類： 微控制器/微處理器
英文描述： 32-BIT, MROM, 20 MHz, RISC MICROCONTROLLER, PQFP100
封裝： 14 X 20 MM, PLASTIC, QFP-100
文件頁數(shù)： 31/1080頁
文件大?。?/td> 6965K
代理商： UPD703270GF-XXX-JBT
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CHAPTER
32
ELECTRICAL
SPECIFICATIONS
User’s Manual
U16541EJ4V0UD
1025
I
2C Bus Mode (Products with On-Chip I2C Bus (Y Versions) Only)
(TA =
40 to +85°C, BVDD ≤ VDD = EVDD = AVREF0 = AVREF1, VSS = EVSS = BVSS = AVSS = 0 V, CL = 50 pF)
Normal Mode
High-Speed Mode
Parameter
Symbol
MIN.
MAX.
MIN.
MAX.
Unit
SCL0n clock frequency
fCLK
0
100
0
400
kHz
Bus free time
(Between start and stop conditions)
tBUF
<101>
4.7
1.3
s
Hold time
Note 1
tHD: STA
<102>
4.0
0.6
s
SCL0n clock low-level width
tLOW
<103>
4.7
1.3
s
SCL0n clock high-level width
tHIGH
<104>
4.0
0.6
s
Setup time for start/restart conditions
tSU: STA
<105>
4.7
0.6
s
CBUS compatible
master
5.0
s
Data hold time
I
2C mode
tHD: DAT
<106>
0
Note 2
0
Note 2
0.9
Note 3
s
Data setup time
tSU: DAT
<107>
250
100
Note 4
ns
SDA0n and SCL0n signal rise time
tR
<108>
1000
20 + 0.1Cb
Note 5
300
ns
SDA0n and SCL0n signal fall time
tF
<109>
300
20 + 0.1Cb
Note 5
300
ns
Stop condition setup time
tSU: STO
<110>
4.0
0.6
s
Pulse width of spike suppressed by
input filter
tSP
<111>
0
50
ns
Capacitance load of each bus line
Cb
400
400
pF
Notes 1. At the start condition, the first clock pulse is generated after the hold time.
2. The system requires a minimum of 300 ns hold time internally for the SDA0n signal (at VIHmin. of SCL0n
signal) in order to occupy the undefined area at the falling edge of SCL0n.
3. If the system does not extend the SCL0n signal low hold time (tLOW), only the maximum data hold time
(tHD:DAT) needs to be satisfied.
4. The high-speed mode I
2C bus can be used in the normal-mode I2C bus system. In this case, set the
high-speed mode I
2C bus so that it meets the following conditions.
If the system does not extend the SCL0n signal’s low state hold time:
tSU:DAT
≥ 250 ns
If the system extends the SCL0n signal’s low state hold time:
Transmit the following data bit to the SDA0n line prior to the SCL0n line release (tRmax. + tSU:DAT = 1,000
+ 250 = 1,250 ns: Normal mode I
2C bus specification).
5. Cb: Total capacitance of one bus line (unit: pF)
Remark
n = 0 to 2
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PDF描述
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UPD70F3017AYF1-EA6-A 32-BIT, FLASH, 20 MHz, MICROCONTROLLER, PBGA121
UPD70F3015BGC-8EU-A 32-BIT, FLASH, 20 MHz, MICROCONTROLLER, PQFP100
UPD70F3038F1-EN2 32-BIT, FLASH, 20 MHz, MICROCONTROLLER, PBGA180
UPD70F3040F1-EN2 32-BIT, FLASH, 20 MHz, MICROCONTROLLER, PBGA180
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參數(shù)描述
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UPD70327L-8-XXX 制造商:未知廠家 制造商全稱:未知廠家 功能描述:16-Bit Microcontroller
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