參數(shù)資料
型號： UPD703270GF-XXX-JBT
元件分類： 微控制器/微處理器
英文描述： 32-BIT, MROM, 20 MHz, RISC MICROCONTROLLER, PQFP100
封裝： 14 X 20 MM, PLASTIC, QFP-100
文件頁數(shù)： 1005/1080頁
文件大?。?/td> 6965K
代理商： UPD703270GF-XXX-JBT
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CHAPTER 25 RESET FUNCTIONS
User’s Manual U16541EJ4V0UD
930
25.3 Operation
25.3.1 Reset operation via RESET pin
When a low level is input to the RESET pin, the system is reset, and each hardware unit is initialized.
When the level of the RESET pin is changed from low to high, the reset status is released.
Table 25-1. Hardware Status on RESET Pin Input
Item
During Reset
After Reset
Main clock oscillator (fX)
Oscillation stops
Oscillation starts
Subclock oscillator (fXT)
Oscillation continues
Internal oscillator
Oscillation stops
Oscillation starts
Peripheral clock (fX to fX/1,024)
Operation stops
Operation starts after securing oscillation
stabilization time
Internal system clock (fCLK),
CPU clock (fCPU)
Operation stops
Operation starts after securing oscillation
stabilization time (initialized to fXX/8)
CPU
Initialized
Program execution starts after securing
oscillation stabilization time
Watchdog timer 2
Operation stops (initialized to 0)
Counts up from 0 with internal oscillation
clock as source clock.
Internal RAM
Undefined if power-on reset or CPU access and reset input conflict (data is damaged).
Otherwise value immediately after reset input is retained
Note 1.
I/O lines (ports/alternate-function
pins)
High impedance
Note 2
On-chip peripheral I/O registers
Initialized to specified status, OCDM register is set (01H).
Other on-chip peripheral functions
Operation stops
Operation can be started after securing
oscillation stabilization time
Notes 1. The firmware of the V850ES/SG2 uses part of the internal RAM after the internal system reset operation
has been released because it supports a boot swap function. Therefore, the contents of some RAM
areas are not retained on power-on reset. For details, see 25.3.4 Operation after reset release.
2. When the power is turned on, the following pins may output an undefined level temporarily even during
reset.
P10/ANO0 pin
P11/ANO1 pin
P53/SIB2/KR3/TIQ00/TOQ00/RTP03/DDO pin (the DDO pin is provided only in the flash memory
version)
Caution
The OCDM register is initialized by the RESET pin input. Therefore, note with caution that, if a
high level is input to the P05/DRST pin after a reset release before the OCDM.OCDM0 bit is
cleared, the V850ES/SG2 may enter on-chip debug mode (flash memory versions only). The mask
ROM versions do not support the on-chip debug mode; however the OCDM register controls the
pull-down resistor connected to the P05/INTP2 pin.
For details, see CHAPTER 4
PORT
FUNCTIONS.
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PDF描述
UPD70F3008GJ-33-8EU 32-BIT, FLASH, 33 MHz, MICROCONTROLLER, PQFP144
UPD70F3017AYF1-EA6-A 32-BIT, FLASH, 20 MHz, MICROCONTROLLER, PBGA121
UPD70F3015BGC-8EU-A 32-BIT, FLASH, 20 MHz, MICROCONTROLLER, PQFP100
UPD70F3038F1-EN2 32-BIT, FLASH, 20 MHz, MICROCONTROLLER, PBGA180
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UPD70327GJ-8XXX 制造商:未知廠家 制造商全稱:未知廠家 功能描述:16-Bit Microcontroller
UPD70327L-8-XXX 制造商:未知廠家 制造商全稱:未知廠家 功能描述:16-Bit Microcontroller
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