參數(shù)資料
型號(hào)： UPD703270GF-XXX-JBT
元件分類： 微控制器/微處理器
英文描述： 32-BIT, MROM, 20 MHz, RISC MICROCONTROLLER, PQFP100
封裝： 14 X 20 MM, PLASTIC, QFP-100
文件頁數(shù)： 597/1080頁
文件大小： 6965K
代理商： UPD703270GF-XXX-JBT
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CHAPTER 17 I
2C BUS
User’s Manual U16541EJ4V0UD
563
(1/4)
After reset: 00H
R/W
Address: IICC0 FFFFFD82H, IICC1 FFFFFD92H, IICC2 FFFFFDA2H
<7>
<6>
<5>
<4>
<3>
<2>
<1>
<0>
IICCn
IICEn
LRELn
WRELn
SPIEn
WTIMn
ACKEn
STTn
SPTn
(n = 0 to 2)
IICEn
Specification of I
2Cn operation enable/disable
0
Operation stopped. IICSn register reset
Note 1. Internal operation stopped.
1
Operation enabled.
Be sure to set this bit to 1 when the SCL0n and SDA0n lines are high level.
Condition for clearing (IICEn bit = 0)
Condition for setting (IICEn bit = 1)
Cleared by instruction
After reset
Set by instruction
LRELn
Note 2
Exit from communications
0
Normal operation
1
This exits from the current communication operation and sets standby mode. This setting is
automatically cleared after being executed. Its uses include cases in which a locally irrelevant
extension code has been received.
The SCL0n and SDA0n lines are set to high impedance.
The STTn and SPTn bits and the MSTSn, EXCn, COIn, TRCn, ACKDn, and STDn bits of the IICSn
register are cleared.
The standby mode following exit from communications remains in effect until the following communication entry
conditions are met.
After a stop condition is detected, restart is in master mode.
An address match occurs or an extension code is received after the start condition.
Condition for clearing (LRELn bit = 0)
Condition for setting (LRELn bit = 1)
Automatically cleared after execution
After reset
Set by instruction
WRELn
Note 2
Wait state cancellation control
0
Wait state not canceled
1
Wait state canceled. This setting is automatically cleared after wait state is canceled.
Condition for clearing (WRELn bit = 0)
Condition for setting (WRELn bit = 1)
Automatically cleared after execution
After reset
Set by instruction
Notes 1. The IICSn register, IICFn.STCFn and IICFn.IICBSYn bits, and IICCLn.CLDn and IICCLn.DADn
bits are reset.
2. This flag’s signal is invalid when the IICEn bit = 0.
Caution
If the I
2Cn operation is enabled (IICEn bit = 1) when the SCL0n line is high level and the
SDA0n line is low level, the start condition is detected immediately. To avoid this, after
enabling the I
2Cn operation, immediately set the LRELn bit to 1 with a bit manipulation
instruction.
Remark
The LRELn and WRELn bits are 0 when read after the data has been set.
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PDF描述
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UPD70F3038F1-EN2 32-BIT, FLASH, 20 MHz, MICROCONTROLLER, PBGA180
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