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參數(shù)資料
| 型號： | UPD703270GF-XXX-JBT |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, MROM, 20 MHz, RISC MICROCONTROLLER, PQFP100 |
| 封裝： | 14 X 20 MM, PLASTIC, QFP-100 |
| 文件頁數(shù)： | 719/1080頁 |
| 文件大?。?/td> | 6965K |
| 代理商： | UPD703270GF-XXX-JBT |
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CHAPTER 18 IEBus CONTROLLER
User’s Manual U16541EJ4V0UD
673
(13) IEBus data register (DR)
The DR register sets the communication data (8 bits) to bits 7 to 0.
This register can be read or written in 8-bit units.
Reset input clears this register to 00H.
Remark
The DR register consists of a write register and a read register. Consequently, data written to this
register cannot be read as is.
The data that can be read is the data received during IEBus
communication.
(a) When transmission unit
The data (1 byte) written to the DR register is stored in the transmit shift register of the IEBus interface
block. It is then output from the most significant bit, and an interrupt request signal (INTIE1) is generated
each time 1 byte has been transmitted.
If the NACK signal is received after 1-byte data has been
transferred during individual transfer, data is not transferred from the DR register to the transmit shift
register, and the same data is retransmitted. At this time, INTIE1 signal is not generated.
INTIE1 signal is generated when the transmit shift register stores the DR register value. However, when
the last byte and 32nd byte (the last byte of 1 communication frame) is stored in the transmit shift register,
the INTIE1 signal is not generated.
(b) When reception unit
One byte of the data received by the receive shift register of the IEBus interface block is stored in this
register.
Each time 1 byte has been correctly received, an interrupt request signal (INTIE1) is generated.
When transmit/receive data is transferred to and from the DR register, using DMA can reduce the CPU
processing load.
After reset: 00H
R/W
Address: FFFFF370H
7
6
5
4
3
2
1
0
DR
Cautions 1. If the next data is not in time while the transmission unit is set, an underrun occurs, and a
communication
error
interrupt
request
signal
(INTIE2,
INTERR)
occurs,
stopping
transmission.
2. If data is not read in time before the next data is read when the IEBus controller functions
as a receiver unit during individual communication reception, the NACK signal is returned
by the acknowledge bit of the data field, requesting the master to retransmit the data. If
the DR register is not read after the data has reached the maximum number of transmit
bytes, however, the frame end interrupt request signal (INTIE2, INTSTA) and NACK
reception error interrupt request signal (INTIE2, INTERR) are generated at the same time.
3. If data is not read in time before the next data is received when the IEBus controller
functions as a receiver unit during broadcast communication reception, an overrun error
occurs and the communication error interrupt request signal (INTIE2, INTERR) is
generated.
4. When the IEBus controller serves as a receiver unit, the DR register stores receive data if
the value of the parity bit of the data field is correct. If the DR register is read at this time,
an undefined value is read.
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PDF描述 |
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