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參數(shù)資料
| 型號： | UPD703270GF-XXX-JBT |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, MROM, 20 MHz, RISC MICROCONTROLLER, PQFP100 |
| 封裝： | 14 X 20 MM, PLASTIC, QFP-100 |
| 文件頁數(shù)： | 1019/1080頁 |
| 文件大小： | 6965K |
| 代理商： | UPD703270GF-XXX-JBT |
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CHAPTER 26 CLOCK MONITOR
User’s Manual U16541EJ4V0UD
943
(3) Operation in STOP mode or after STOP mode is released
If the STOP mode is set with the CLM.CLME bit = 1, the monitor operation is stopped in the STOP mode and
while the oscillation stabilization time is being counted. After the oscillation stabilization time, the monitor
operation is automatically started.
Figure 26-4. Operation in STOP Mode or After STOP Mode Is Released
Clock monitor
status
During
monitor
Monitor stops
During monitor
CLME
Internal oscillation
clock
Main clock
CPU
operation
Normal
operation
STOP
Oscillation stabilization time
Normal operation
Oscillation stops
Oscillation stabilization time
(set by OSTS register)
(4) Operation when main clock is stopped (arbitrary)
During subclock operation (PCC.CLS bit = 1) or when the main clock is stopped by setting the PCC.MCK bit to
1, the monitor operation is stopped until the main clock operation is started (PCC.CLS bit = 0). The monitor
operation is automatically started when the main clock operation is started.
Figure 26-5. Operation When Main Clock Is Stopped (Arbitrary)
Clock monitor
status
During
monitor
Monitor stops
During monitor
CLME
Internal oscillation
clock
Main clock
CPU
operation
Oscillation stops
Subclock operation
Main clock operation
Oscillation stabilization time
(set by OSTS register)
Oscillation stabilization
time count by software
PCC.MCK bit = 1
(5) Operation while CPU is operating on internal oscillation clock (CCLS.CCLSF bit = 1)
The monitor operation is not stopped when the CCLSF bit is 1, even if the CLME bit is set to 1.
相關(guān)PDF資料 |
PDF描述 |
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