- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄363841 > OR4E02-2BM680I FPGA PDF資料下載
參數(shù)資料
| 型號(hào)： | OR4E02-2BM680I |
| 英文描述： | FPGA |
| 中文描述： | FPGA的 |
| 文件頁(yè)數(shù)： | 97/153頁(yè) |
| 文件大?。?/td> | 2737K |
| 代理商： | OR4E02-2BM680I |
第1頁(yè)第2頁(yè)第3頁(yè)第4頁(yè)第5頁(yè)第6頁(yè)第7頁(yè)第8頁(yè)第9頁(yè)第10頁(yè)第11頁(yè)第12頁(yè)第13頁(yè)第14頁(yè)第15頁(yè)第16頁(yè)第17頁(yè)第18頁(yè)第19頁(yè)第20頁(yè)第21頁(yè)第22頁(yè)第23頁(yè)第24頁(yè)第25頁(yè)第26頁(yè)第27頁(yè)第28頁(yè)第29頁(yè)第30頁(yè)第31頁(yè)第32頁(yè)第33頁(yè)第34頁(yè)第35頁(yè)第36頁(yè)第37頁(yè)第38頁(yè)第39頁(yè)第40頁(yè)第41頁(yè)第42頁(yè)第43頁(yè)第44頁(yè)第45頁(yè)第46頁(yè)第47頁(yè)第48頁(yè)第49頁(yè)第50頁(yè)第51頁(yè)第52頁(yè)第53頁(yè)第54頁(yè)第55頁(yè)第56頁(yè)第57頁(yè)第58頁(yè)第59頁(yè)第60頁(yè)第61頁(yè)第62頁(yè)第63頁(yè)第64頁(yè)第65頁(yè)第66頁(yè)第67頁(yè)第68頁(yè)第69頁(yè)第70頁(yè)第71頁(yè)第72頁(yè)第73頁(yè)第74頁(yè)第75頁(yè)第76頁(yè)第77頁(yè)第78頁(yè)第79頁(yè)第80頁(yè)第81頁(yè)第82頁(yè)第83頁(yè)第84頁(yè)第85頁(yè)第86頁(yè)第87頁(yè)第88頁(yè)第89頁(yè)第90頁(yè)第91頁(yè)第92頁(yè)第93頁(yè)第94頁(yè)第95頁(yè)第96頁(yè)當(dāng)前第97頁(yè)第98頁(yè)第99頁(yè)第100頁(yè)第101頁(yè)第102頁(yè)第103頁(yè)第104頁(yè)第105頁(yè)第106頁(yè)第107頁(yè)第108頁(yè)第109頁(yè)第110頁(yè)第111頁(yè)第112頁(yè)第113頁(yè)第114頁(yè)第115頁(yè)第116頁(yè)第117頁(yè)第118頁(yè)第119頁(yè)第120頁(yè)第121頁(yè)第122頁(yè)第123頁(yè)第124頁(yè)第125頁(yè)第126頁(yè)第127頁(yè)第128頁(yè)第129頁(yè)第130頁(yè)第131頁(yè)第132頁(yè)第133頁(yè)第134頁(yè)第135頁(yè)第136頁(yè)第137頁(yè)第138頁(yè)第139頁(yè)第140頁(yè)第141頁(yè)第142頁(yè)第143頁(yè)第144頁(yè)第145頁(yè)第146頁(yè)第147頁(yè)第148頁(yè)第149頁(yè)第150頁(yè)第151頁(yè)第152頁(yè)第153頁(yè)
Lattice Semiconductor
97
Data Sheet
November, 2002
ORCA
Series 4 FPGAs
Timing
Characteristics
(continued)
Table
61.
Asynchronous
Peripheral
Configuration
Mode
Timing
Characteristics
OR4Exx
commercial/industrial:
VDD15
=
1.4
V
to
1.6
V,
VDD33
=
3.0
V
to
3.6
V,
VDDIO
=
3.0
V
to
3.6
V,
–40
°C
<
TJ
<
+125
°C;
CL
=
30
pF
.
* The
smaller
delay
is
for
fast
asynchronous
peripheral
mode
(mode
pins
M[3:0]=”0101”)
and
the
larger
delay
is
for
slow
asynchronous
periph-
eral
mode
(mode
pins
M[3:0]=”1101”).
This
parameter
is
valid
whether
the
end
of
not
RDY
is
determined
from
the
RDY
pin
or
from
the
D7
pin.
Note: Serial
data
is
transmitted
out
on
DOUT
on
the
rising
edge
of
CCLK
after
the
byte
is
input
on
D[7:0].
D[2:0]
timing
is
the
same
as
the
write
data
portion
of
the
D[7:3]
waveform
because
D[2:0]
are
not
enabled
by
RD.
5-4533(F).b
Figure
56.
Asynchronous
Peripheral
Configuration
Mode
Timing
Diagram
Parameter
Symbol
TWR
TS
TRDY
TB
TWR2
TDEN
TD
Min
10.00
0.00
—
1.00
0.00
—
—
Max
Unit
ns
ns
ns
WR,
CS0,
and
CS1
Pulse
Width
D[7:0]
Setup
Time:
RDY
Delay
RDY
Low
Earliest
WR
After
RDY
Goes
High
RD
to
D[7:0]
Enable/Disable
CCLK
to
DOUT
60.00
/
500.00*
—
10.00
8.00
—
10.00
5.00
CCLK
Periods
ns
ns
ns
CS1
D[7:3]
CCLK
DOUT
CS0
RDY
D0
D1
D2
T
B
T
WR
T
S
T
RDY
WR
D7
T
D
PREVIOUS
BYTE
T
WR2
WRITE
DATA
D3
T
DEN
T
DEN
RD
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| OR4E02-3BA352C | FPGA |
| OR4E02-3BM416C | FPGA |
| OR4E02-3BM680C | FPGA |
| OR4E04-1BA352C | FPGA |
| OR4E04-1BA352I | FPGA |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| OR4E02-3BA352C | 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 4992 LUT 405 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| OR4E02-3BM416C | 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 4992 LUT 405 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| OR4E02-3BM680C | 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 4992 LUT 405 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| OR4E04 | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:ORCASeries 4 FPGAs |
| OR4E04-1BA3521 | 制造商:Rochester Electronics LLC 功能描述: 制造商:Lattice Semiconductor Corporation 功能描述: |
發(fā)布緊急采購(gòu)，3分鐘左右您將得到回復(fù)。