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參數(shù)資料
| 型號： | OR4E02-2BM680I |
| 英文描述： | FPGA |
| 中文描述： | FPGA的 |
| 文件頁數(shù)： | 44/153頁 |
| 文件大?。?/td> | 2737K |
| 代理商： | OR4E02-2BM680I |
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44
Lattice Semiconductor
Data Sheet
November, 2002
ORCA
Series 4 FPGAs
Special Function Blocks
(continued)
5-5768(F).b
Figure 27.
ORCA
Series Boundary-Scan Circuitry Functional Diagram
TAP
CONTROLLER
TMS
TCK
BOUNDARY-SCAN REGISTER
ISC READ/WRITE REGISTERS
BYPASS AND ISC_DEFAULT REGISTER
DATA
MUX
INSTRUCTION DECODER
INSTRUCTION REGISTER
M
U
X
RESET
CLOCK IR
SHIFT-IR
UPDATE-IR
PUR
TDO
SELECT
ENABLE
RESET
CLOCK DR
SHIFT-DR
UPDATE-DR
TDI
DATA REGISTERS
PSR1,PSR2,PSR3 REGISTERS (PLCs)
CONFIGURATION REGISTER
(RAM_R, RAM_W)
PRGM
I/O BUFFERS
V
DD
V
DD
V
DD
V
DD
IDCODE/USER CODE REGISTER
ORCA
Series TAP Controller (TAPC)
The
ORCA
Series TAP controller (TAPC) is a 1149
compatible test access port controller. The 16 JTAG
state assignments from the
IEEE
1149 speci
fi
cation
are used. The TAPC is controlled by TCK and TMS. The
TAPC states are used for loading the IR to allow three
basic functions in testing: providing test stimuli
(Update-DR), test execution (Run-Test/Idle), and
obtaining test responses (Capture-DR). The TAPC
allows the test host to shift in and out both instructions
and test data/results. The inputs and outputs of the
TAPC are provided in the table below. The outputs are
primarily the control signals to the instruction register
and the data register.
Table 20. TAP Controller Input/Outputs
Symbol
TMS
TCK
PUR
PRGM
TRESET
Select
Enable
Capture-DR
Capture-IR
Shift-DR
Shift-IR
Update-DR
Update-IR
I/O
I
I
I
I
O
O
O
O
O
O
O
O
O
Function
Test
Mode
Select
Test
Clock
Powerup
Reset
BSCAN
Reset
Test
Logic
Reset
Select
IR
(High);
Select-DR
(Low)
Test
Data
Out
Enable
Capture/Parallel
Load-DR
Capture/Parallel
Load-IR
Shift
Data
Register
Shift
Instruction
Register
Update/Parallel
Load-DR
Update/Parallel
Load-IR
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| OR4E02-3BA352C | FPGA |
| OR4E02-3BM416C | FPGA |
| OR4E02-3BM680C | FPGA |
| OR4E04-1BA352C | FPGA |
| OR4E04-1BA352I | FPGA |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| OR4E02-3BA352C | 功能描述:FPGA - 現(xiàn)場可編程門陣列 4992 LUT 405 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| OR4E02-3BM416C | 功能描述:FPGA - 現(xiàn)場可編程門陣列 4992 LUT 405 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| OR4E02-3BM680C | 功能描述:FPGA - 現(xiàn)場可編程門陣列 4992 LUT 405 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| OR4E04 | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:ORCASeries 4 FPGAs |
| OR4E04-1BA3521 | 制造商:Rochester Electronics LLC 功能描述: 制造商:Lattice Semiconductor Corporation 功能描述: |
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