參數(shù)資料
型號： OR3L225B
廠商： Lineage Power
英文描述： Field-Programmable Gate Arrays(現(xiàn)場可編程門陣列)
中文描述： 現(xiàn)場可編程門陣列（現(xiàn)場可編程門陣列）
文件頁數(shù)： 33/88頁
文件大小： 2015K
代理商： OR3L225B
Lucent Technologies Inc.
33
Data Addendum
December 1999
ORCA OR3LxxxB Series FPGAs
Timing Characteristics
(continued)
Table 20. OR3Lxxx Input to Fast Clock Setup/Hold Time (Pin-to-Pin)
(continued)
OR3LxxB Commercial: V
DD
= 3.0 V to 3.6 V, V
DD
2 = 2.38 V to 2.63 V, 0 °C
<
T
A
<
70 °C; Industrial: V
DD
= 3.0 V
to 3.6 V, V
DD
2 = 2.38 V to 2.63 V, –40 °C
<
T
A
<
+85 °C.
Notes:
The pin-to-pin timing parameters in this table should be used instead of results reported by ORCA Foundry.
The FCLK delays are for a fully routed clock tree that uses the ExpressCLK input into the fast clock network.
It includes both the input buffer delay and the clock routing to the PFU CLK input. The delay will be reduced
if any of the clock branches are not used.
5-4847(F).a
Figure 10. Input to Fast Clock Setup/Hold Time
Description
(T
J
= 85 °C, V
DD
= min, V
DD
2 = min)
Device
-7
-8
Unit
Min
Max
Min
Max
Input to FCLK Hold Time
(middle ECLK pin, delayed data input)
Input to FCLK Hold Time
(corner ECLK pin)
Input to FCLK Hold Time
(corner ECLK pin, delayed data input)
OR3L165
OR3L225
OR3L165
OR3L225
OR3L165
OR3L225
0.0
0.0
7.59
8.08
0.0
0.0
—
—
—
—
—
—
0.0
0.0
6.61
7.06
0.0
0.0
—
—
—
—
—
—
ns
ns
ns
ns
ns
ns
Q
D
ECLK
INPUT
PIO FF
CLKCNTRL
FCLK
相關(guān)PDF資料
PDF描述
OR3LP26B Field-Programmable System Chip，Embedded Master/Target PCI Bus Interface(現(xiàn)場可編程系統(tǒng)芯片，嵌入式主機/從機PCI總線接口)
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OR4E14 Field-Programmable Gate Arrays(現(xiàn)場可編程門陣列)
OR4E2 Field-Programmable Gate Arrays(現(xiàn)場可編程門陣列)
OR4E4 Field-Programmable Gate Arrays(現(xiàn)場可編程門陣列)
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參數(shù)描述
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