參數(shù)資料
型號(hào)： OR3L225B
廠商： Lineage Power
英文描述： Field-Programmable Gate Arrays(現(xiàn)場(chǎng)可編程門陣列)
中文描述： 現(xiàn)場(chǎng)可編程門陣列（現(xiàn)場(chǎng)可編程門陣列）
文件頁(yè)數(shù)： 30/88頁(yè)
文件大小： 2015K
代理商： OR3L225B
30
Lucent Technologies Inc.
Data Addendum
December 1999
ORCA OR3LxxxB Series FPGAs
Timing Characteristics
(continued)
Table 19. OR3Lxxx Input to ExpressCLK (ECLK) Fast-Capture Setup/Hold Time (Pin-to-Pin)
OR3LxxB Commercial: V
DD
= 3.0 V to 3.6 V, V
DD
2 = 2.38 V to 2.63 V, 0 °C
<
T
A
<
70 °C; Industrial: V
DD
= 3.0 V
to 3.6 V, V
DD
2 = 2.38 V to 2.63 V, –40 °C
<
T
A
<
+85 °C.
Notes:
The pin-to-pin timing parameters in this table should be used instead of results reported by ORCA Foundry.
The ECLK delays are to all of the PIOs on one side of the device for middle pin input, or two sides of the
device for corner pin input. The delay includes both the input buffer delay and the clock routing to the PIO
clock input.
Description
(T
J
= 85 °C, V
DD
= min, V
DD
2 = min)
Device
-7
-8
Unit
Min
Max
Min
Max
Input to ECLK Setup Time
(middle ECLK pin)
Input to ECLK Setup Time
(middle ECLK pin, delayed data input)
Input to ECLK Setup Time
(corner ECLK pin)
Input to ECLK Setup Time
(corner ECLK pin, delayed data input)
Input to ECLK Hold Time
(middle ECLK pin)
Input to ECLK Hold Time
(middle ECLK pin, delayed data input)
OR3L165
OR3L225
OR3L165
OR3L225
OR3L165
OR3L225
OR3L165
OR3L225
OR3L165
OR3L225
OR3L165
OR3L225
2.63
2.61
12.62
12.60
0.0
0.0
10.33
10.13
0.0
0.0
0.0
0.0
—
—
—
—
—
—
—
—
—
—
—
—
0.96
0.95
9.97
9.96
0.0
0.0
8.09
7.93
0.0
0.0
0.0
0.0
—
—
—
—
—
—
—
—
—
—
—
—
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ns
ns
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ns
ns
ns
ns
ns
ns
相關(guān)PDF資料
PDF描述
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OR4E14 Field-Programmable Gate Arrays(現(xiàn)場(chǎng)可編程門陣列)
OR4E2 Field-Programmable Gate Arrays(現(xiàn)場(chǎng)可編程門陣列)
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參數(shù)描述
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