參數(shù)資料
型號(hào)： OR3L225B
廠商： Lineage Power
英文描述： Field-Programmable Gate Arrays(現(xiàn)場(chǎng)可編程門陣列)
中文描述： 現(xiàn)場(chǎng)可編程門陣列（現(xiàn)場(chǎng)可編程門陣列）
文件頁(yè)數(shù)： 15/88頁(yè)
文件大小： 2015K
代理商： OR3L225B
Lucent Technologies Inc.
15
Data Addendum
December 1999
ORCA OR3LxxxB Series FPGAs
Timing Characteristics
(continued)
Table 7. Ripple Mode PFU Timing Characteristics
OR3LxxB Commercial: V
DD
= 3.0 V to 3.6 V, V
DD
2 = 2.38 V to 2.63 V, 0 °C
<
T
A
<
70 °C; Industrial: V
DD
= 3.0 V
to 3.6 V, V
DD
2 = 2.38 V to 2.63 V, –40 °C
<
T
A
<
+85 °C.
Symbol
Parameter
(T
J
= +85 °C, V
DD
= min, V
DD
2 = min)
-7
-8
Unit
Min
Max
Min
Max
RIP_SET
FRIP_SET
FCIN_SET
CIN_SET
AS_SET
RIPRC_SET
FCINRC_SET
CINRC_SET
ASRC_SET
Full Ripple Setup Times (byte-wide):
Operands to Clock (Kz[1:0] to CLK)
Bitwise Operands to Clock (Kz[1:0] to CLK at F[z])
Fast Carry-in to Clock (FCIN to CLK)
Carry-in to Clock (CIN to CLK)
Add/Subtract to Clock (ASWE to CLK)
Operands to Clock (Kz[1:0] to CLK at REGCOUT)
Fast Carry-in to Clock (FCIN to CLK at REGCOUT)
Carry-in to Clock (CIN to CLK at REGCOUT)
Add/Subtract to Clock (ASWE to CLK at REGCOUT)
Full Ripple Hold Times (T
J
= all, V
DD
= all):
Fast Carry-in from Clock (FCIN from CLK at REG-
COUT)
All Others
Half Ripple Setup Times (nibble wide):
Operands to Clock (Kz[1:0] to CLK)
Bitwise Operands to Clock (Kz[1:0] to CLK at F[z])
Fast Carry-in to Clock (FCIN to CLK)
Carry-in to Clock (CIN to CLK)
Add/Subtract to Clock (ASWE to CLK)
Operands to Clock (Kz[1:0] to CLK at REGCOUT)
Fast Carry-in to Clock (FCIN to CLK at REGCOUT)
Carry-in to Clock (CIN to CLK at REGCOUT)
Add/Subtract to Clock (ASWE to CLK at REGCOUT)
Half Ripple Hold Times (T
J
= all, V
DD
= all):
Fast Carry-in from Clock (HFCIN from CLK at RE-
COUT)
All Others
1.58
0.90
1.21
1.68
4.70
1.02
1.03
1.48
4.51
—
—
—
—
—
—
—
—
1.37
0.78
1.05
1.46
4.09
0.89
0.90
1.29
3.92
—
—
—
—
—
—
—
—
—
ns
ns
ns
ns
ns
ns
ns
ns
ns
FCINRC_HLD
——
0.0
0.0
—
—
0.0
0.0
—
—
ns
ns
HRIP_SET
HFRIP_SET
HFCIN_SET
HCIN_SET
HAS_SET
HRIPRC_SET
HFCINRC_SET
HCINRC_SET
HASRC_SET
1.74
0.90
1.21
1.68
4.70
1.37
1.03
1.48
4.51
—
—
—
—
—
—
—
—
—
1.51
0.78
1.05
1.46
4.09
1.19
0.90
1.29
3.92
—
—
—
—
—
—
—
—
—
ns
ns
ns
ns
ns
ns
ns
ns
ns
HFCINRC_HLD
——
0.0
0.0
—
—
0.0
0.0
—
—
ns
ns
Note: The table shows worst-case delay for the ripple chain. ORCAFoundry reports the delay for individual paths within the ripple chain
that will be less than or equal to those listed above.
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PDF描述
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OR4E14 Field-Programmable Gate Arrays(現(xiàn)場(chǎng)可編程門陣列)
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參數(shù)描述
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