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參數(shù)資料
| 型號： | OR3L225B |
| 廠商： | Lineage Power |
| 英文描述： | Field-Programmable Gate Arrays(現(xiàn)場可編程門陣列) |
| 中文描述： | 現(xiàn)場可編程門陣列（現(xiàn)場可編程門陣列） |
| 文件頁數(shù)： | 18/88頁 |
| 文件大?。?/td> | 2015K |
| 代理商： | OR3L225B |
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18
Lucent Technologies Inc.
Data Addendum
December 1999
ORCA OR3LxxxB Series FPGAs
Timing Characteristics
(continued)
Table 9. Synchronous Memory Read Characteristics
OR3LxxB Commercial: V
DD
= 3.0 V to 3.6 V, V
DD
2 = 2.38 V to 2.63 V, 0 °C
<
T
A
<
70 °C; Industrial: V
DD
= 3.0 V
to 3.6 V, V
DD
2 = 2.38 V to 2.63 V, –40 °C
<
T
A
<
+85 °C.
Note: The table shows worst-case delays. ORCAFoundry reports the delays for individual paths within a group of paths representing
the same timing parameter and may accurately report delays that are less than those listed.
5-4622(F)
Figure 5. Synchronous Memory Read Cycle
Symbol
Parameter
(T
J
= 85 °C, V
DD
= min, V
DD
2 = min)
-7
-8
Unit
Min
Max
Min
Max
Read Operation
RA_DEL
RA4_DEL
Data Valid After Address (Kz[3:0] to F[6, 4, 2, 0])
Data Valid After Address (F5[A:D] to F[6, 4, 2, 0])
—
—
1.03
0.85
—
—
0.90
0.74
ns
ns
Read Operation, Clocking Data into Latch/FF
RA_SET
RA4_SET
RA_HLD
RA4_HLD
REG_DEL
SMRD_CYC
Address to Clock Setup Time (Kz[3:0] to CLK)
Address to Clock Setup Time (F5[A:D] to CLK)
Address from Clock Hold Time (Kz[3:0] from CLK)
Address from Clock Hold Time (F5[A:D] from CLK)
Clock to PFU Output—Register (CLK to Q[6, 4, 2, 0])
Read Cycle Delay
0.90
0.51
0.0
0.0
—
—
—
—
—
—
1.22
5.38
0.78
0.44
0.0
0.0
—
—
—
—
—
—
1.06
4.68
ns
ns
ns
ns
ns
ns
Kz[3:0], F5[A:D]
f[6, 4, 2, 0]
CK
Q[3:0]
RA_DEL
RA4_DEL
RA_SET
RA4_SET
REG_DEL
RA_HLD
RA4_HLD
相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| OR3L225B7BC432I-DB | 功能描述:FPGA - 現(xiàn)場可編程門陣列 11552 LUT 612 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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