參數(shù)資料
型號(hào)： OR3L225B
廠商： Lineage Power
英文描述： Field-Programmable Gate Arrays(現(xiàn)場可編程門陣列)
中文描述： 現(xiàn)場可編程門陣列（現(xiàn)場可編程門陣列）
文件頁數(shù)： 19/88頁
文件大?。?/td> 2015K
代理商： OR3L225B
Lucent Technologies Inc.
19
Data Addendum
December 1999
ORCA OR3LxxxB Series FPGAs
Timing Characteristics
(continued)
PLC Timing
Table 10. PFU Output MUX and Direct Routing Timing Characteristics
OR3LxxB Commercial: V
DD
= 3.0 V to 3.6 V, V
DD
2 = 2.38 V to 2.63 V, 0 °C
<
T
A
<
70 °C; Industrial: V
DD
= 3.0 V
to 3.6 V, V
DD
2 = 2.38 V to 2.63 V, –40 °C
<
T
A
<
+85 °C.
* This is general feedback using switching segments. See the combinatorial PFU timing table for softwired look-up table feedback timing.
SLIC Timing
Table 11. Supplemental Logic and Interconnect Cell Timing Characteristics
OR3LxxB Commercial: V
DD
= 3.0 V to 3.6 V, V
DD
2 = 2.38 V to 2.63 V, 0 °C
<
T
A
<
70 °C; Industrial: V
DD
= 3.0 V
to 3.6 V, V
DD
2 = 2.38 V to 2.63 V, –40 °C
<
T
A
<
+85 °C.
Symbol
Parameter
(T
J
= 85 °C, V
DD
= min, V
DD
2 = min)
-7
-8
Unit
Min
Max
Min
Max
PFU Output MUX (
Fan-out = 1)
OMUX_DEL
COO9_DEL
RCOO8_DEL
Output MUX Delay (F[7:0]/Q[7:0] to O[9:0])
Carry-out MUX Delay (COUT to O9)
Registered Carry-out MUX Delay (REGCOUT to O8)
—
—
—
0.76
0.74
0.74
—
—
—
0.66
0.64
0.64
ns
ns
ns
Direct Routing
FDBK_DEL
ODIR_DEL
DDIR_DEL
PFU Feedback (xSW)*
PFU to Orthogonal PFU Delay (xSW to xSW)
PFU to Diagonal PFU Delay (xBID to xSW)
—
—
—
0.75
0.89
1.61
—
—
—
0.65
0.78
1.40
ns
ns
ns
Symbol
Parameter
(T
J
= 85 °C, V
DD
= min, V
DD
2 = min)
-7
-8
Unit
Min
Max
Min
Max
3-Statable BIDIs
BUF_DEL
OBUF_DEL
TRI_DEL
DECTRI_DEL
BIDI Delay (BRx to BLx, BLx to BRx)
BIDI Delay (Ox to BRx, Ox to BLx)
BIDI 3-state Enable/Disable Delay (TRI to BL, BR)
BIDI 3-state Enable/Disable Delay
(BL, BR via DEC, TRI to BL, BR)
—
—
—
—
0.70
0.61
1.18
2.01
—
—
—
—
0.61
0.53
1.03
1.75
ns
ns
ns
ns
Decoder
DEC98_DEL
DEC_DEL
Decoder Delay (BR[9:8], BL[9:8] to DEC)
Decoder Delay (BR[7:0], BL[7:0] to DEC)
—
—
1.16
1.29
—
—
1.01
1.12
ns
ns
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PDF描述
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