參數(shù)資料
型號(hào)： OR3L225B
廠(chǎng)商： Lineage Power
英文描述： Field-Programmable Gate Arrays(現(xiàn)場(chǎng)可編程門(mén)陣列)
中文描述： 現(xiàn)場(chǎng)可編程門(mén)陣列（現(xiàn)場(chǎng)可編程門(mén)陣列）
文件頁(yè)數(shù)： 32/88頁(yè)
文件大?。?/td> 2015K
代理商： OR3L225B
32
Lucent Technologies Inc.
Data Addendum
December 1999
ORCA OR3LxxxB Series FPGAs
Timing Characteristics
(continued)
Table 20. OR3Lxxx Input to Fast Clock Setup/Hold Time (Pin-to-Pin)
OR3LxxB Commercial: V
DD
= 3.0 V to 3.6 V, V
DD
2 = 2.38 V to 2.63 V, 0 °C
<
T
A
<
70 °C; Industrial: V
DD
= 3.0 V
to 3.6 V, V
DD
2 = 2.38 V to 2.63 V, –40 °C
<
T
A
<
+85 °C.
Notes:
The pin-to-pin timing parameters in this table should be used instead of results reported by ORCAFoundry.
The FCLK delays are for a fully routed clock tree that uses the ExpressCLK input into the fast clock network.
It includes both the input buffer delay and the clock routing to the PFU CLK input. The delay will be reduced
if any of the clock branches are not used.
Description
(T
J
= 85 °C, V
DD
= min, V
DD
2 = min)
Device
-7
-8
Unit
Min
Max
Min
Max
Output Not on Same Side of Device As Input Clock (Fast Clock Delays Using
ExpressCLK Inputs)
Input to FCLK Setup Time
(middle ECLK pin)
Input to FCLK Setup Time
(middle ECLK pin, delayed data input)
Input to FCLK Setup Time
(corner ECLK pin)
Input to FCLK Setup Time
(corner ECLK pin, delayed data input)
Input to FCLK Hold Time
(middle ECLK pin)
OR3L165
OR3L225
OR3L165
OR3L225
OR3L165
OR3L225
OR3L165
OR3L225
OR3L165
OR3L225
0.0
0.0
6.39
6.37
0.0
0.0
4.17
3.97
4.93
5.22
—
—
—
—
—
—
—
—
—
—
0.0
0.0
5.56
5.55
0.0
0.0
3.76
3.58
4.44
4.72
—
—
—
—
—
—
—
—
—
—
ns
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ns
ns
ns
ns
ns
ns
ns
ns
相關(guān)PDF資料
PDF描述
OR3LP26B Field-Programmable System Chip，Embedded Master/Target PCI Bus Interface(現(xiàn)場(chǎng)可編程系統(tǒng)芯片，嵌入式主機(jī)/從機(jī)PCI總線(xiàn)接口)
OR4E10 Field-Programmable Gate Arrays(現(xiàn)場(chǎng)可編程門(mén)陣列)
OR4E14 Field-Programmable Gate Arrays(現(xiàn)場(chǎng)可編程門(mén)陣列)
OR4E2 Field-Programmable Gate Arrays(現(xiàn)場(chǎng)可編程門(mén)陣列)
OR4E4 Field-Programmable Gate Arrays(現(xiàn)場(chǎng)可編程門(mén)陣列)
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參數(shù)描述
OR3L225B7BC432-DB 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 11552 LUT 612 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
OR3L225B7BC432I-DB 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 11552 LUT 612 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
OR3L225B7BM680-DB 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 11552 LUT 612 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
OR3L225B7BM680I-DB 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 11552 LUT 612 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
OR3L225B8BC432-DB 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 11552 LUT 612 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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