參數(shù)資料
型號： OR3L225B
廠商： Lineage Power
英文描述： Field-Programmable Gate Arrays(現(xiàn)場可編程門陣列)
中文描述： 現(xiàn)場可編程門陣列（現(xiàn)場可編程門陣列）
文件頁數(shù)： 17/88頁
文件大?。?/td> 2015K
代理商： OR3L225B
Lucent Technologies Inc.
17
Data Addendum
December 1999
ORCA OR3LxxxB Series FPGAs
Timing Characteristics
(continued)
Table 8. Synchronous Memory Write Characteristics
OR3LxxB Commercial: V
DD
= 3.0 V to 3.6 V, V
DD
2 = 2.38 V to 2.63 V, 0 °C
<
T
A
<
70 °C; Industrial: V
DD
= 3.0 V
to 3.6 V, V
DD
2 = 2.38 V to 2.63 V, –40 °C
<
T
A
<
+85 °C.
* The RAM is written on the inactive clock edge following the active edge that latches the address, data, and control signals.
Note: The table shows worst-case delays. ORCAFoundry reports the delays for individual paths within a group of paths representing the same
timing parameter and may accurately report delays that are less than those listed.
5-4621 (F)b
Figure 4. Synchronous Memory Write Characteristics
Symbol
Parameter
-7
-8
Unit
Min
Max
Min
Max
Write Operation for RAM Mode
SMCLK_FRQ
SMCLKL_MPW
SMCLKH_MPW
MEM_DEL
Write Operation Setup Time
WA4_SET
WA_SET
WD_SET
WE_SET
WPE0_SET
WPE1_SET
Write Operation Hold Time
WA4_HLD
WA_HLD
WD_HLD
WE_HLD
WPE0_HLD
WPE1_HLD
Maximum Frequency
Clock Low Time
Clock High Time
Clock to Data Valid (CLK to F[6, 4, 2, 0])*
—
1.03
1.96
—
266.4
—
—
4.39
—
0.90
1.71
—
333.0
—
—
3.82
MHz
ns
ns
ns
Address to Clock (CIN to CLK)
Address to Clock (DIN[7, 5, 3, 1] to CLK)
Data to Clock (DIN[6, 4, 2, 0] to CLK)
Write Enable (WREN) to Clock (ASWE to CLK)
Write-port Enable 0 (WPE0) to Clock (CE to CLK)
Write-port Enable 1 (WPE1) to Clock (LSR to CLK)
0.68
0.35
0.21
0.37
0.87
1.10
—
—
—
—
—
—
0.59
0.30
0.18
0.32
0.75
0.95
—
—
—
—
—
—
ns
ns
ns
ns
ns
ns
Address from Clock (CIN from CLK)
Address from Clock (DIN[7, 5, 3, 1] from CLK)
Data from Clock (DIN[6, 4, 2, 0] from CLK)
Write Enable (WREN) from Clock (ASWE from CLK)
Write-port Enable 0 (WPE0) from Clock (CE from CLK)
Write-port Enable 1 (WPE1) from Clock (LSR from CLK)
0.0
0.0
0.33
0.0
0.0
0.0
—
—
—
—
—
—
0.0
0.0
0.29
0.0
0.0
0.0
—
—
—
—
—
—
ns
ns
ns
ns
ns
ns
CK
F[6, 4, 2, 0]
CIN, DIN[7, 5, 3, 1]
DIN[6, 4, 2, 0]
MEM_DEL
WA4_SET
WA_SET
ASWE (WREN)
CE (WPE0),
LSR(WPE1)
SMCLKH_MPW
SMCLKL_MPW
WA4_HLD
WA_HLD
WD_SET
WD_HLD
WE_SET
WE_HLD
WPE0_SET
WPE1_SET
WPE0_HLD
WPE1_HLD
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PDF描述
OR3LP26B Field-Programmable System Chip，Embedded Master/Target PCI Bus Interface(現(xiàn)場可編程系統(tǒng)芯片，嵌入式主機(jī)/從機(jī)PCI總線接口)
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OR4E14 Field-Programmable Gate Arrays(現(xiàn)場可編程門陣列)
OR4E2 Field-Programmable Gate Arrays(現(xiàn)場可編程門陣列)
OR4E4 Field-Programmable Gate Arrays(現(xiàn)場可編程門陣列)
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參數(shù)描述
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