參數(shù)資料
型號(hào): OR3L225B
廠商: Lineage Power
英文描述: Field-Programmable Gate Arrays(現(xiàn)場(chǎng)可編程門陣列)
中文描述: 現(xiàn)場(chǎng)可編程門陣列(現(xiàn)場(chǎng)可編程門陣列)
文件頁(yè)數(shù): 21/88頁(yè)
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代理商: OR3L225B
Lucent Technologies Inc.
21
Data Addendum
December 1999
ORCA OR3LxxxB Series FPGAs
Timing Characteristics
(continued)
Table 12. Programmable I/O Timing Characteristics
(continued)
OR3LxxB Commercial: V
DD
= 3.0 V to 3.6 V, V
DD
2 = 2.38 V to 2.63 V, 0 °C
<
T
A
<
70 °C; Industrial: V
DD
= 3.0 V
to 3.6 V, V
DD
2 = 2.38 V to 2.63 V, –40 °C
<
T
A
<
+85 °C.
Note: The delays for all input buffers assume an input rise/fall time of
<
1 V/ns
Symbol
Parameter
-7
-8
Unit
Min
Max
Min
Max
Output Delays
(T
J
= 85 °C, V
DD
= min, C
L
= 50 pF)
Output to Pad (OUT2, OUT1 direct to pad):
Fast
Slewlim
Sinklim
3-state Enable/Disable Delay (TS to pad):
Fast
Slewlim
Sinklim
Local Set/Reset (async) to Pad (LSR to pad):
Fast
Slewlim
Sinklim
Global Set/Reset to Pad (GSRN to pad):
Fast
Slewlim
Sinklim
Output FF Setup Timing:
Out to ExpressCLK (OUT[2:1] to ECLK)
Out to Clock (OUT[2:1] to CLK)
Clock Enable to Clock (CE to CLK)
Local Set/Reset (sync) to Clock (LSR to CLK)
Output FF Hold Timing:
Out from ExpressCLK (OUT[2:1] from ECLK)
Out from Clock (OUT[2:1] from CLK)
Clock Enable from Clock (CE from CLK)
Local Set/Reset (sync) from Clock (LSR from CLK)
Clock to Pad Delay (ECLK, SCLK to pad):
Fast
Slewlim
Sinklim
OD_DEL
Additional Delay If Using Open Drain
OUTF_DEL
OUTSL_DEL
OUTSI_DEL
3.79
4.71
10.14
3.21
3.91
8.84
ns
ns
ns
TSF_DEL
TSSL_DEL
TSSI_DEL
3.86
4.66
10.24
3.29
3.99
8.92
ns
ns
ns
OUTLSRF_DEL
OUTLSRSL_DEL
OUTLSRSI_DEL
5.70
6.58
12.09
4.90
5.60
10.52
ns
ns
ns
OUTGSRF_DEL
OUTGSRSL_DEL
OUTGSRSI_DEL
5.05
5.75
10.60
4.81
5.51
10.43
ns
ns
ns
OUTE_SET
OUT_SET
OUTCE_SET
OUTLSR_SET
0.0
0.0
0.44
0.05
0.0
0.0
0.39
0.04
ns
ns
ns
ns
OUTE_HLD
OUT_HLD
OUTCE_HLD
OUTLSR_HLD
0.32
0.32
0.0
0.0
0.28
0.28
0.0
0.0
ns
ns
ns
ns
OUTREGF_DEL
OUTREGSL_DEL
OUTREGSI_DEL
4.67
5.55
11.05
0.11
4.02
4.72
9.64
0.09
ns
ns
ns
ns
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PDF描述
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