參數(shù)資料
型號(hào)： OR3L225B
廠商： Lineage Power
英文描述： Field-Programmable Gate Arrays(現(xiàn)場(chǎng)可編程門(mén)陣列)
中文描述： 現(xiàn)場(chǎng)可編程門(mén)陣列（現(xiàn)場(chǎng)可編程門(mén)陣列）
文件頁(yè)數(shù)： 29/88頁(yè)
文件大?。?/td> 2015K
代理商： OR3L225B
Lucent Technologies Inc.
29
Data Addendum
December 1999
ORCA OR3LxxxB Series FPGAs
Timing Characteristics
(continued)
Table 18. OR3Lxxx General System Clock (SCLK) to Output Delay (Pin-to-Pin)
OR3LxxB Commercial: V
DD
= 3.0 V to 3.6 V, V
DD
2 = 2.38 V to 2.63 V, 0 °C
<
T
A
<
70 °C; Industrial: V
DD
= 3.0 V
to 3.6 V, V
DD
2 = 2.38 V to 2.63 V, –40 °C
<
T
A
<
+85 °C.
Note: This clock delay is for a fully routed clock tree that uses the primary clock network. It includes both the input
buffer delay, the clock routing to the PIO CLK input, the clock
→
Q of the FF, and the delay through the output
buffer. The delay will be reduced if any of the clock branches are not used. The given timing requires that the
input clock pin be located at one of the four center PICs on any side of the device and that a PIO FF be used.
For clock pins located at any other PIO, see the results reported by ORCAFoundry.
5-4846(F)
Figure 8. System Clock to Output Delay
Description
(T
J
= 85 °C, V
DD
= min, V
DD
2 = min)
Device
-7
-8
Unit
Min
Max
Min
Max
Output On Same Side of Device As Input Clock (System Clock Delays Using General
User I/O Inputs)
Clock Input Pin (mid-PIC)
→
OUTPUT Pin
(Fast)
Clock Input Pin (mid-PIC)
→
OUTPUT Pin
(Slewlim)
Clock Input Pin (mid-PIC)
→
OUTPUT Pin
(Sinklim)
Additional Delay if Non-mid-PIC Used as
Clock Pin
OR3L165
OR3L225
OR3L165
OR3L225
OR3L165
OR3L225
OR3L165
OR3L225
—
—
—
—
—
—
—
—
11.81
12.32
12.66
13.16
17.78
18.28
1.04
1.43
—
—
—
—
—
—
—
—
10.06
10.54
11.85
11.34
15.29
15.78
1.03
1.43
ns
ns
ns
ns
ns
ns
ns
ns
Output Not on Same Side of Device As Input Clock (System Clock Delays Using
General User I/O Inputs)
Additional Delay if Output Not on Same
Side as Input Clock Pin
OR3L165
OR3L225
—
—
1.04
1.43
—
—
1.03
1.43
ns
ns
OUTPUT (50 pF LOAD)
Q
D
SCLK
PIOFF
相關(guān)PDF資料
PDF描述
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OR4E14 Field-Programmable Gate Arrays(現(xiàn)場(chǎng)可編程門(mén)陣列)
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參數(shù)描述
OR3L225B7BC432-DB 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 11552 LUT 612 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
OR3L225B7BC432I-DB 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 11552 LUT 612 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
OR3L225B7BM680-DB 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 11552 LUT 612 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
OR3L225B7BM680I-DB 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 11552 LUT 612 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
OR3L225B8BC432-DB 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 11552 LUT 612 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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