參數(shù)資料
型號： OR3L225B
廠商： Lineage Power
英文描述： Field-Programmable Gate Arrays(現(xiàn)場可編程門陣列)
中文描述： 現(xiàn)場可編程門陣列（現(xiàn)場可編程門陣列）
文件頁數(shù)： 20/88頁
文件大小： 2015K
代理商： OR3L225B
20
Lucent Technologies Inc.
Data Addendum
December 1999
ORCA OR3LxxxB Series FPGAs
Timing Characteristics
(continued)
PIO Timing.
Table 12. Programmable I/O Timing Characteristics
OR3LxxB Commercial: V
DD
= 3.0 V to 3.6 V, V
DD
2 = 2.38 V to 2.63 V, 0 °C
<
T
A
<
70 °C; Industrial: V
DD
= 3.0 V
to 3.6 V, V
DD
2 = 2.38 V to 2.63 V, –40 °C
<
T
A
<
+85 °C.
Symbol
Parameter
-7
-8
Unit
Min
Max
Min
Max
Input Delays
(T
J
= 85 °C, V
DD
= min, V
DD
2 = min)
IN_RIS
Input Rise Time
IN_FAL
Input Fall Time
PIO Direct Delays:
Pad to In (pad to CLK IN)
Pad to In (pad to IN1, IN2)
Pad to In Delayed (pad to IN1, IN2)
PIO Transparent Latch Delays:
Pad to In (pad to IN1, IN2)
Pad to In Delayed (pad to IN1, IN2)
Input Latch/FF Setup Timing:
Pad to ExpressCLK (fast-capture latch/FF)
Pad Delayed to ExpressCLK
(fast-capture latch/FF)
Pad to Clock (input latch/FF)
Pad Delayed to Clock (input latch/FF)
Clock Enable to Clock (CE to CLK)
Local Set/Reset (sync) to Clock (LSR to CLK)
Input FF/Latch Hold Timing:
Pad from ExpressCLK (fast-capture latch/FF)
Pad Delayed from ExpressCLK
(fast-capture latch/FF)
Pad from Clock (input latch/FF)
Pad Delayed from Clock (input latch/FF)
Clock Enable from Clock (CE from CLK)
Local Set/Reset (sync) from Clock
(LSR from CLK)
INREG_DEL
INLTCH_DEL
INLSR_DEL
INLSRL_DEL
Local S/R (async) to IN (LSR to IN1, IN2) Latch/FF in
Latch Mode
Global S/R to In (GSRN to IN1, IN2)
—
—
575
575
—
—
500
500
ns
ns
CKIN_DEL
IN_DEL
IND_DEL
—
—
—
0.77
1.35
11.55
—
—
—
0.55
1.07
9.89
ns
ns
ns
LATCH_DEL
LATCHD_DEL
—
—
2.79
12.46
—
—
2.42
10.87
ns
ns
INREGE_SET
INREGED_SET
INREG_SET
INREGD_SET
INCE_SET
INLSR_SET
4.54
14.53
0.65
10.90
0.92
0.81
—
—
—
—
—
—
2.62
11.63
0.46
9.50
0.82
0.73
—
—
—
—
—
—
ns
ns
ns
ns
ns
ns
INREGE_HLD
INREGED_HLD
INREG_HLD
INREGD_HLD
INCE_HLD
INLSR_HLD
0.0
0.0
0.0
0.0
0.0
0.0
—
—
—
—
—
—
0.0
0.0
0.0
0.0
0.0
0.0
—
—
—
—
—
—
ns
ns
ns
ns
ns
ns
INGSR_DEL
Clock-to-in Delay (FF CLK to IN1, IN2)
Clock-to-in Delay (latch CLK to IN1, IN2)
Local S/R (async) to IN (LSR to IN1, IN2)
—
—
—
—
—
1.94
1.94
2.95
2.64
2.69
—
—
—
—
—
1.68
1.68
2.55
2.30
2.34
ns
ns
ns
ns
ns
Note: The delays for all input buffers assume an input rise/fall time of
<
1 V/ns.
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PDF描述
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